超高速全并行模數(shù)轉(zhuǎn)換集成電路設(shè)計(jì).pdf

1、AD轉(zhuǎn)換器是現(xiàn)代通信、雷達(dá)、聲納以及眾多消費(fèi)電子產(chǎn)品中的關(guān)鍵器件。作為模擬向數(shù)字電路轉(zhuǎn)換的接口電路的關(guān)鍵，高性能的模數(shù)轉(zhuǎn)換器對(duì)設(shè)計(jì)系統(tǒng)的實(shí)現(xiàn)至關(guān)重要，而當(dāng)今科學(xué)技術(shù)的發(fā)展對(duì)AD轉(zhuǎn)換器性能，特別是轉(zhuǎn)換速度的要求越來(lái)越高，甚至已經(jīng)成為決定設(shè)備性能的關(guān)鍵因素。 本文對(duì)各種高速的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)進(jìn)行了分析，并選擇了全并行結(jié)構(gòu)(Flash)模數(shù)轉(zhuǎn)換器作為設(shè)計(jì)課題的研究方向。論文首先從原理入手，系統(tǒng)分析了全并行結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器的功能與特性，

2、根據(jù)功能劃分各個(gè)子模塊并分別就各個(gè)子模塊予以研究，在全并行模數(shù)轉(zhuǎn)換理論的研究基礎(chǔ)上著手實(shí)際電路的設(shè)計(jì)；然后詳細(xì)介紹了超高速ADC芯片的版圖設(shè)計(jì)和測(cè)試。首先采用TSMC的0.18μm CMOS工藝設(shè)計(jì)了6bit全并行超高速ADC，仿真結(jié)果表明，在16.6MHz信號(hào)輸入，采樣時(shí)鐘為1GSample/s時(shí)，有效位可達(dá)5.9bit。然后對(duì)第一次設(shè)計(jì)的芯片測(cè)試結(jié)果以及測(cè)試中發(fā)現(xiàn)的問(wèn)題進(jìn)行了總結(jié)并且提出解決方案，在此基礎(chǔ)上對(duì)第二次設(shè)計(jì)的芯片系統(tǒng)進(jìn)行

3、了改進(jìn)。高速模數(shù)轉(zhuǎn)換集成電路設(shè)計(jì)對(duì)電路模塊的失調(diào)電壓、帶寬等性能有很高的要求，因此本文針對(duì)各個(gè)模塊的設(shè)計(jì)分別進(jìn)行了具體分析和優(yōu)化，設(shè)計(jì)出高速比較器和相應(yīng)的糾錯(cuò)電路。仿真結(jié)果表明，在輸入信號(hào)為16.6MHz正弦信號(hào)、采樣時(shí)鐘為1GSample/s時(shí)，4bit ADC芯片的有效位達(dá)3.95bit，積分非線性和微分非線性的最大值都分別小于0.03LSB，功耗約為330mW。電路采用Chartered 0.35μm CMOS工藝，電源電壓3.3