8位、500MS-s高速折疊內插模數(shù)轉換器設計.pdf

1、隨著無線網(wǎng)絡技術、計算機技術和高速數(shù)據(jù)處理技術的迅速發(fā)展，高速模數(shù)轉換器(ADC)被廣泛應用于測量儀器、液晶顯示驅動、數(shù)字示波器、高速數(shù)字通訊和雷達等領域中。作為混合信號系統(tǒng)芯片設計中的一個瓶頸，高速模數(shù)轉換器消耗大量的芯片面積、功耗和設計時間。模數(shù)轉換器的信號處理帶寬和處理速度成為系統(tǒng)發(fā)展的關鍵所在。
　　 在眾多模數(shù)轉換器電路結構中，折疊內插結構具有高速、低功耗、面積小及易與數(shù)字工藝兼容等優(yōu)點。在90年代中期以前，折疊內插結

2、構的模數(shù)轉換器基本上都是用雙極工藝實現(xiàn)的。由于CMOS工藝的發(fā)展和設計技術的提高，現(xiàn)在用CMOS工藝實現(xiàn)的折疊內插模數(shù)轉換器越來越多。
　　 基于上述研究背景，本論文對用于超寬帶的8位、500MS/s轉換速率的高速折疊內插模數(shù)轉換器進行了設計研究。主要工作如下：
　　 (1)研究了高速模數(shù)轉換器的主要結構類型及其優(yōu)缺點，并最終選擇折疊內插結構來實現(xiàn)所要達到的設計目標。分析了高速ADC設計中面臨的主要問題，如低電源電壓、靜

3、態(tài)和動態(tài)失調電壓、增益帶寬積的優(yōu)化、高速輸入信號對參考電壓的饋通、時鐘抖動、比較器的再生時間以及速度、功耗和芯片面積之間的折衷等等，這些問題的存在使得高速ADC的設計尤為艱巨。
　　 (2)詳細分析了折疊內插模數(shù)轉換器的主要組成模塊，并探討了各模塊對高速ADC性能的影響及其參數(shù)的設計考慮，主要包括折疊內插電路、平均電路、采樣保持電路、比較器電路、高低位對不準的問題及其數(shù)字校正等等。為了提高模數(shù)轉換器的速度，必須提高采樣保持電路和

4、比較器電路的速度，增加預放大器的帶寬；為了減小芯片面積和功耗，必須在折疊率和內插率之間進行折衷；為了改善模數(shù)轉換器的線性度，可以在預放大器的輸出端采用平均技術。
　　 (3)對高速折疊內插模數(shù)轉換器的關鍵單元進行了電路級設計與優(yōu)化，包括寬帶模擬開關電路、高速采樣保持電路、高速比較器電路、帶隙電壓基準源電路等。提出了一種常VGST低失真、寬帶模擬開關電路，該寬帶模擬開關的-3dB帶寬可達11.67GHz，開啟時間為2.98ns，關

5、閉時間為1.35ns。設計了全差分高速采樣保持電路，該電路采用開環(huán)結構并將后級預放大器的輸入電容作為第二級采樣保持單元的采樣電容，從而有效消除了傳統(tǒng)結構中預放大器的輸入電容對采樣保持電路速度和精度的限制。在500MHz采樣頻率和249.57MHz輸入頻率的情況下，所設計的采樣保持電路的SFDR為55.7dB，SNDR為52.1891dB，ENOB為8.37位。設計了一種動靜混合型高速比較器電路，該比較器在傳統(tǒng)動態(tài)鎖存式比較器結構的基礎上

6、，增加了一個小靜態(tài)電流產(chǎn)生電路，大大減小了比較器從復位向再生狀態(tài)的過渡時間，提高了比較器的速度。設計了一種新穎的帶隙電壓基準源電路，該基準源采用簡單的負反饋欲位技術代替?zhèn)鹘y(tǒng)結構中的差分放大器，大大簡化了電路結構；在輸出端采用了調節(jié)型共源共柵結構，保證了高的電源抑制比。仿真結果表明，各關鍵單元電路均滿足了系統(tǒng)性能的要求。
　　 (4)采用SMIC0.18μm1P6M CMOS工藝，對所設計的高速ADC進行了版圖實現(xiàn)。靜態(tài)特性仿真結