考慮軟錯(cuò)誤率優(yōu)化的FPGA自動(dòng)邏輯綜合算法及驗(yàn)證.pdf

1、現(xiàn)場(chǎng)可編程邏輯門陣列FPGA(Field-Programmable Gate Array)被廣泛地應(yīng)用到各個(gè)領(lǐng)域中，如工業(yè)控制、嵌入式系統(tǒng)、密碼學(xué)、航空飛船、網(wǎng)絡(luò)等。這主要源于FPGA可提供高性能、低一次性工程費(fèi)用成本，非常適合大電路的實(shí)現(xiàn)以及快速的上市時(shí)問。隨著性能和容量的指數(shù)增長(zhǎng)，集成電路的噪聲容限減少，電源電壓降低，低能量的粒子誘發(fā)SEU的可能性增大，使得SRAM型FPGA(簡(jiǎn)稱SFPGA)容易受SEU影響而發(fā)生軟錯(cuò)誤。另一方面，

2、FPGA的設(shè)計(jì)規(guī)模不斷增大、復(fù)雜度不斷上升，在應(yīng)用中故障發(fā)生的可能性也隨之提高，其設(shè)計(jì)可靠性直接影響產(chǎn)品的可靠性，因此必須對(duì)FPGA設(shè)計(jì)進(jìn)行高效和充分的驗(yàn)證。本文的主要貢獻(xiàn)包括:
　　 1.由于SFPGA中互連資源的容軟錯(cuò)誤能力對(duì)電路整體可靠性的提高至關(guān)重要，本文提出了一種基于軟錯(cuò)誤率評(píng)估的SFPGA裝箱方法SER-Tvpack，旨在自動(dòng)邏輯綜合階段降低電路整體互連上的軟錯(cuò)誤敏感性，提高電路的可靠性，該方法可分為以下三個(gè)方面:<

3、br>　　 a)裝箱作為邏輯綜合中關(guān)鍵的一步，直接影響到FPGA電路的性能。本文根據(jù)可編程邏輯塊CLB(Configuration Logic Block)之間的互連上的軟錯(cuò)誤敏感性遠(yuǎn)大于CLB內(nèi)部的這一事實(shí)，在裝箱階段增加了一個(gè)約束目標(biāo)，即盡可能將敏感性強(qiáng)的線網(wǎng)打包為CLB內(nèi)部連線;
　　 b)線網(wǎng)的節(jié)點(diǎn)錯(cuò)誤率在裝箱階段是未知的，所以在該階段對(duì)其進(jìn)行估算。通過分析SFPGA的結(jié)構(gòu)，發(fā)現(xiàn)節(jié)點(diǎn)錯(cuò)誤率與其長(zhǎng)度之間存在著一定的關(guān)系，

4、從而通過估算線網(wǎng)的長(zhǎng)度得到節(jié)點(diǎn)錯(cuò)誤率的估算值;
　　 c)結(jié)合軟錯(cuò)誤率的兩個(gè)組成部分，即錯(cuò)誤傳播率和節(jié)點(diǎn)錯(cuò)誤率，得到軟錯(cuò)誤率的估算值，并將該值作為可靠性因子加入到代價(jià)函數(shù)中指導(dǎo)裝箱過程，以減少裝箱后CLB之間互連的軟錯(cuò)誤率，實(shí)驗(yàn)表明該方法能夠有效提高設(shè)計(jì)的容軟錯(cuò)誤能力。
　　 2.采用基于定向測(cè)試和約束隨機(jī)的驗(yàn)證策略，對(duì)多款FPGA設(shè)計(jì)進(jìn)行了驗(yàn)證工程實(shí)踐，重點(diǎn)針對(duì)模塊級(jí)驗(yàn)證，包括功能驗(yàn)證和時(shí)序驗(yàn)證兩個(gè)部分，發(fā)現(xiàn)了若干設(shè)計(jì)