AES算法的FPGA實(shí)現(xiàn)及優(yōu)化.pdf

1、網(wǎng)絡(luò)化和信息化的深入發(fā)展使得信息安全問(wèn)題愈加突出。加密算法為信息安全問(wèn)題的解決提供了關(guān)鍵理論與技術(shù)，是密碼學(xué)的重點(diǎn)研究課題。高級(jí)加密標(biāo)準(zhǔn)(Advanced Encryption Standard, AES)算法現(xiàn)已取代數(shù)據(jù)加密標(biāo)準(zhǔn)(Data Encryption Standard, DES)算法，成為了新一代的加密標(biāo)準(zhǔn)算法。它具有抗攻擊能力強(qiáng)、易于軟硬件實(shí)現(xiàn)、加解密速度快和可移植性強(qiáng)等優(yōu)點(diǎn)，已被應(yīng)用到信息安全的各個(gè)領(lǐng)域。
　　本研

2、究闡述了AES算法的原理、結(jié)構(gòu)和各模塊變換過(guò)程。針對(duì)現(xiàn)有AES算法進(jìn)行分析，我們對(duì)算法中的變換進(jìn)行了優(yōu)化：改變S-box逆變換與仿射變換的順序并選出最優(yōu)的仿射變換對(duì)，改善了S-box的仿射變換周期和輸出迭代周期等密碼學(xué)性質(zhì)；針對(duì)行移位變換采取字節(jié)移位操作使得算法易受Square攻擊且使得輪函數(shù)擴(kuò)散性小的缺點(diǎn)，結(jié)合FPGA平臺(tái)的特性提出了一種比特級(jí)的擴(kuò)散層變換，顯著改善了輪函數(shù)的擴(kuò)散性；改變列混合變換系數(shù)矩陣，選取一個(gè)逆變換與其自身相等的

3、系數(shù)矩陣，加密和解密的列混合變換可用同一電路模塊來(lái)實(shí)現(xiàn)，可以有效減小資源消耗、路徑延時(shí)和流水線級(jí)數(shù)。理論分析與隨機(jī)性測(cè)試表明優(yōu)化方案提高了算法安全性。設(shè)計(jì)了一種采用內(nèi)外混合流水線結(jié)構(gòu)的AES硬件電路，可應(yīng)用于對(duì)加解密速度要求高的各種應(yīng)用場(chǎng)合。電路設(shè)計(jì)方面包括：運(yùn)用基于正規(guī)基的復(fù)合域算法，使用組合邏輯電路實(shí)現(xiàn)了S-box與逆S-box，運(yùn)用多因子CSE算法優(yōu)化電路的面積與時(shí)延使其易于流水線劃分；詳細(xì)分析各模塊的路徑延時(shí)，對(duì)AES輪單元進(jìn)行

4、了6級(jí)流水線劃分，顯著提高了時(shí)鐘頻率和數(shù)據(jù)吞吐量；由于密鑰不需要經(jīng)常改變，采用了預(yù)先擴(kuò)展生成子密鑰并將其存儲(chǔ)在寄存器組的策略，方便隨時(shí)取用各輪子密鑰；最后對(duì)密鑰擴(kuò)展模塊進(jìn)行了7級(jí)流水線劃分以確保時(shí)鐘頻率不會(huì)降低，并采用迭代結(jié)構(gòu)實(shí)現(xiàn)以減小資源消耗。采用Verilog進(jìn)行代碼設(shè)計(jì)，Modelsim仿真測(cè)試表明本設(shè)計(jì)實(shí)現(xiàn)了優(yōu)化算法加解密功能。采用 Xilinx公司 ISE套件對(duì)電路進(jìn)行綜合編譯，目標(biāo)器件為Virtex-7XC450T，理論上時(shí)