基于預(yù)編譯庫的邏輯綜合算法的研究與實(shí)現(xiàn).pdf

1、邏輯綜合算法的目的是用數(shù)字電路實(shí)現(xiàn)布爾邏輯函數(shù)，并且能夠用較少的電路面積來優(yōu)化數(shù)字電路的性能。在過去50多年內(nèi)，研究人員已提出了很多種邏輯綜合算法。本文在調(diào)研前人算法的基礎(chǔ)上，通過各種實(shí)驗(yàn)得出兩條結(jié)論:
　　a.邏輯綜合中大部分優(yōu)化的電路結(jié)構(gòu)已經(jīng)被其他的算法和工具生成，沒有必要去實(shí)現(xiàn)新的算法重復(fù)生成這些電路。
　　b.大的電路都是由小的電路構(gòu)成，相當(dāng)一部分小電路經(jīng)過翻轉(zhuǎn)輸入/輸出端口和重新排列輸入端口后完全等效。
　　

2、基于以上結(jié)論，本文提出了一種基于預(yù)編譯庫的邏輯綜合算法，利用前人的成果來進(jìn)行邏輯綜合。本文提出的邏輯綜合算法能夠?qū)⒉煌乃惴ㄗ饔迷诨鶞?zhǔn)電路集上，收集這些算法產(chǎn)生的優(yōu)化電路，建立一個(gè)預(yù)編譯庫。然后在邏輯綜合時(shí)重用這些電路，而不是在運(yùn)行時(shí)動(dòng)態(tài)生成這些優(yōu)化電路。
　　為了能夠更好地重用已有的電路，快速地對(duì)布爾函數(shù)進(jìn)行分類和儲(chǔ)存，本文提出了一種準(zhǔn)NPN形式對(duì)函數(shù)進(jìn)行分類，與傳統(tǒng)的NPN(Negation-Permutation-Negat

3、ion)分類方法相比，本文提出的準(zhǔn)NPN算法大大降低了時(shí)間復(fù)雜度。
　　在準(zhǔn)NPN函數(shù)分類的基礎(chǔ)上，本文建立了一個(gè)6輸入的AIG庫，該庫中有多達(dá)上百萬個(gè)邏輯結(jié)構(gòu)。本文還對(duì)基準(zhǔn)電路中出現(xiàn)的邏輯結(jié)構(gòu)(輸入數(shù)目小于等于12)進(jìn)行了統(tǒng)計(jì)，并把統(tǒng)計(jì)到的結(jié)果開源，供后人使用。
　　本文將這種基于預(yù)編譯庫的邏輯綜合方法應(yīng)用在了AIG級(jí)數(shù)優(yōu)化上，進(jìn)而改進(jìn)電路在FPGA工藝映射后的時(shí)序性能。結(jié)果顯示，相比最近提出的SOP平衡樹算法，當(dāng)作用在工