基于延遲鎖定環(huán)的TDC的設(shè)計(jì).pdf

1、近年來隨著工藝技術(shù)的發(fā)展,集成電路制造工藝的線寬不斷下降,模擬集成電路在線寬低于100nm的低電壓工藝下很難達(dá)到所要求的信噪比、輸出擺幅等性能。然而數(shù)字集成電路卻因?yàn)楣に嚲€寬的下降而獲得了開關(guān)速度、面積等多方面的改善。數(shù)字集成電路對(duì)時(shí)間信號(hào)具有良好的處理能力,時(shí)間數(shù)字轉(zhuǎn)換器(Time to Digital Converter,TDC)正是這一優(yōu)勢(shì)的具體實(shí)現(xiàn)形式。因此,超深亞微米工藝下 TDC開始被用來實(shí)現(xiàn)一些模擬集成電路。此外,在高能物

2、理和原子領(lǐng)域,TDC是高精度時(shí)間測(cè)量的核心單元。因此,TDC的研究無論對(duì)于集成電路設(shè)計(jì)還是高精度測(cè)量方法都很有意義。
　　目前國外對(duì)于TDC的研究已經(jīng)從FPGA實(shí)現(xiàn)的幾百ps的精度深入到全定制 MOS管搭建的延遲鏈實(shí)現(xiàn)的幾 ps的精度,而國內(nèi)對(duì)于 TDC的研究還停留在FPGA的實(shí)現(xiàn)形式上，所以TDC的精度較差,需要進(jìn)一步研究。
　　論文采用SMIC0.35μm混合信號(hào) CMOS工藝,利用全定制的MOS管延遲鏈完成了基于延遲鎖

3、定環(huán)(Delay Locked Loop,DLL)的同步層次 TDC的設(shè)計(jì)。首先闡述了TDC的性能參數(shù)和基本結(jié)構(gòu),然后分析了傳統(tǒng)模擬DLL存在的問題,并采用一種帶有新型鑒頻鑒相器的DLL結(jié)構(gòu)解決傳統(tǒng)模擬DLL存在的問題,完成了DLL的電路設(shè)計(jì)及仿真。仿真得到DLL的輸入頻率范圍可從45MHz到125MHz變化,DLL的相位偏差在tt、ss、ff工藝角下分別是1ps、2ps、4ps,遠(yuǎn)遠(yuǎn)小于測(cè)量精度。最后將所設(shè)計(jì)的DLL應(yīng)用于同步層次TD

4、C中,該 TDC包含三層量化結(jié)構(gòu):基于超前進(jìn)位加法器的計(jì)數(shù)器、基于DLL的精細(xì)-時(shí)間數(shù)字轉(zhuǎn)換器(Fine-TDC)以及 Dual-DLL控制的游標(biāo)-時(shí)間數(shù)字轉(zhuǎn)換器(Vernier-TDC)。在100MHz的時(shí)鐘頻率下,分別完成了TDC中每個(gè)模塊的電路設(shè)計(jì)。使用Cadence的Spectre軟件,對(duì)每個(gè)模塊以及整體電路進(jìn)行仿真驗(yàn)證,得到了TDC的輸入輸出傳輸曲線,仿真結(jié)果表明所設(shè)計(jì)的TDC的有效精度約為9.7ps。
　　論文所設(shè)計(jì)的