基于SAR結(jié)構(gòu)的新型延時(shí)鎖定環(huán)的研究與實(shí)現(xiàn).pdf

1、半導(dǎo)體工藝的飛速發(fā)展，推動(dòng)著集成電路設(shè)計(jì)技術(shù)快速前進(jìn)。不斷提升的片內(nèi)時(shí)鐘頻率以及日趨復(fù)雜的時(shí)鐘架構(gòu)都為微處理器和系統(tǒng)芯片的時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)帶來(lái)了巨大的挑戰(zhàn)。將延時(shí)鎖定環(huán)加入到時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)中，能夠有效改善芯片時(shí)鐘分布情況，幫助實(shí)現(xiàn)芯片內(nèi)部高頻率時(shí)鐘信號(hào)的精確分布。傳統(tǒng)全數(shù)字延時(shí)鎖定環(huán)盡管具有較強(qiáng)的抗干擾能力和可移植性，但其過(guò)長(zhǎng)的鎖定時(shí)間以及所存在的諧波鎖定和死鎖等問(wèn)題極大地制約了它的應(yīng)用。
　　本文設(shè)計(jì)了一種基于連續(xù)逐次逼近(SAR)結(jié)

2、構(gòu)的新型延時(shí)鎖定環(huán)，有效解決了傳統(tǒng)延時(shí)鎖定環(huán)所存在的鎖定速度慢、諧波鎖定和死鎖等問(wèn)題。設(shè)計(jì)以加快鎖定速度為出發(fā)點(diǎn)，通過(guò)設(shè)計(jì)一種可復(fù)位延時(shí)鏈，將系統(tǒng)的分頻比降到最低，使得系統(tǒng)時(shí)鐘無(wú)需經(jīng)過(guò)分頻處理，即可直接驅(qū)動(dòng)逐次逼近控制器工作，極大地提高了控制器的工作效率；同時(shí)在此基礎(chǔ)上結(jié)合2bit延時(shí)鏈結(jié)構(gòu)，降低SAR算法所需要的循環(huán)次數(shù)。最終通過(guò)分頻比和循環(huán)次數(shù)的同時(shí)降低，消除了鎖定范圍對(duì)鎖定時(shí)間的限制，實(shí)現(xiàn)了快速延時(shí)鎖定的目的。由于傳統(tǒng)多bit延時(shí)

3、鏈在結(jié)構(gòu)上的重復(fù)導(dǎo)致了過(guò)多的面積浪費(fèi)和功耗增加，本文利用多bit延時(shí)鏈輸出時(shí)鐘相位差相同這一特性，設(shè)計(jì)了一種新型2bit延時(shí)鏈結(jié)構(gòu)，使得本文設(shè)計(jì)在保證快速鎖定功能的前提下，一定程度上降低了設(shè)計(jì)硬件開(kāi)銷。
　　本文設(shè)計(jì)在SMIC0.18μm CMOS工藝下完成，通過(guò)Hsim仿真得出本設(shè)計(jì)可鎖定頻率范圍為100MHz至400MHz；鎖定時(shí)間為5個(gè)時(shí)鐘周期，鎖定后輸出50％占空比時(shí)鐘信號(hào)；不存在諧波鎖定和死鎖現(xiàn)象；延時(shí)鏈擴(kuò)展所增加的額外