一種應(yīng)用于TDC的寬帶自適應(yīng)鎖相環(huán)電路設(shè)計(jì).pdf

1、鎖相環(huán)(Phase-Locked Loop，PLL)作為一種優(yōu)秀的閉環(huán)時(shí)鐘產(chǎn)生電路被廣泛應(yīng)用在高性能時(shí)鐘需求的場(chǎng)合中。在光子計(jì)時(shí)成像系統(tǒng)中，像素內(nèi)時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter,TDC)是光子飛行時(shí)間(Time-of-Flight，TOF)量化的基本單元，隨著TDC的分辨率和精度等性能要求越來越高，設(shè)計(jì)適合大陣列中像素TDC應(yīng)用的時(shí)鐘系統(tǒng)成為TOF準(zhǔn)確測(cè)量和3D成像的關(guān)鍵。
　　為了能適應(yīng)TDC

2、對(duì)不同應(yīng)用場(chǎng)景的時(shí)間測(cè)量，本文設(shè)計(jì)了一種適合于陣列應(yīng)用，且分辨率可調(diào)節(jié)的PLL-TDC耦合系統(tǒng)架構(gòu)，通過改變PLL輸出時(shí)鐘的頻率來調(diào)整TDC分辨率，以實(shí)現(xiàn)分辨率與量程、分辨率與精度之間的折中。TDC的時(shí)鐘系統(tǒng)采用寬頻率范圍，帶寬自適應(yīng)的鎖相環(huán)閉環(huán)時(shí)鐘電路，其中壓控振蕩器(Voltage-Controlled Oscillator,VCO)采用四級(jí)延時(shí)單元構(gòu)成的環(huán)形振蕩器組成，以產(chǎn)生供TDC低段位進(jìn)行時(shí)間細(xì)量化的四相均勻時(shí)鐘，同時(shí)VCO包

3、含由數(shù)字信號(hào)進(jìn)行控制的多條頻帶，并由自動(dòng)頻率校正(Auto-Frequency Calibration，AFC)電路控制頻帶的切換，以實(shí)現(xiàn)寬頻率范圍和低壓控靈敏度。為了能根據(jù)分頻比變化，自適應(yīng)地調(diào)整PLL的環(huán)路帶寬，以實(shí)現(xiàn)環(huán)路穩(wěn)定和低相位噪聲，本文設(shè)計(jì)了一種低電流失配，瞬態(tài)電流特性較好的可編程電荷泵電路。
　　基于GSMC0.18μm CMOS工藝，采用Cadence軟件平臺(tái)對(duì)本文設(shè)計(jì)的PLL-TDC電路進(jìn)行了前仿真，版圖設(shè)計(jì)及后

4、仿真，并通過流片進(jìn)行了驗(yàn)證。測(cè)試結(jié)果表明，PLL輸出時(shí)鐘的TIE抖動(dòng)均方根值為6.5ps，在200MHz下偏離中心頻率1MHz處的相位噪聲為-113dBc/Hz，達(dá)到設(shè)計(jì)指標(biāo)的要求;但由于VCO頻帶切換故障，輸出頻率范圍受到限制，為120MHz～320MHz，與設(shè)計(jì)指標(biāo)略有差距。TDC測(cè)試功能正常，在320MHz頻率下分辨率為0.4ns，量程約為6μs，DNL及INL不超過±2LSB。在不同時(shí)鐘頻率下，TDC量化誤差及線性度變化明顯，表