RTL元件自動設(shè)計方法研究.pdf

1、隨著集成電路的工藝尺寸進入深亞微米,以互連線時延為代表的物理寄生效應(yīng)開始在集成電路的性能指標中占據(jù)主導(dǎo)地位,設(shè)計時需要將高層次綜合和布圖規(guī)劃結(jié)合起來。在這一過程中不能直接獲取靜態(tài)RTL元件,主要原因在于:一是靜態(tài)RTL元件對互連時延的處理難以滿足設(shè)計過程需要;二是RTL元件長寬比固定,無法改變自身形狀。因此,在高層次綜合和布圖規(guī)劃結(jié)合的過程中,必須動態(tài)生成RTL元件。本文主要研究RTL元件自動設(shè)計方法,包括RTL元件設(shè)計的三個階段:邏輯

2、函數(shù)綜合,物理布圖和參數(shù)提取。
　　 首先,對給出的邏輯函數(shù)進行邏輯綜合。本文在O-M邏輯函數(shù)綜合算法的基礎(chǔ)上加以改進,利用新的合并規(guī)則,提出了一種更為快捷,準確的化簡算法。在迭代比較過程中通過設(shè)置兩個權(quán)值縮小可合并蘊涵項集合的大小,只對滿足條件的蘊涵項進行合并處理,得到全部質(zhì)蘊涵項。構(gòu)造質(zhì)蘊涵項與最小項關(guān)聯(lián)圖,利用啟發(fā)式規(guī)則得到能夠蘊涵全部最小項的最少質(zhì)蘊涵項集合,從而得到邏輯函數(shù)的最小覆蓋,完成邏輯函數(shù)化簡。
　　

3、其次,利用模擬退火算法完成實現(xiàn)邏輯函數(shù)所需模塊的布局,使得在該布局下包絡(luò)所有模塊的矩形面積最小。布局基于Slicing結(jié)構(gòu),表示方法采用逆波蘭表達式。在模擬退火算法中,合理選擇相關(guān)參數(shù),完成布圖。編寫圖形顯示程序,直觀的顯示模塊的相對位置關(guān)系。
　　 最后,提取RTL元件面積和延遲時間參數(shù)。后序遍歷Slicing Tree,計算每個操作結(jié)點左右孩子所構(gòu)成的矩形面積,最終得到的根結(jié)點的面積即為RTL,元件面積。時延參數(shù)的提取則利用

4、Elmore互連線時延計算公式計算模塊間連線延遲時間,再遍歷每個輸入端到輸出端所有傳輸路徑,選擇最大延遲時間作為RTL元件端到端的時延參數(shù)。
　　 本文實現(xiàn)了RTL元件自動設(shè)計的三個階段,對比了本課題邏輯函數(shù)綜合算法與其他方法的運行時間,實驗結(jié)果表明本課題邏輯函數(shù)綜合算法化簡速度較快。在本文中,同時也比較了基于模擬退火策略和基于局部搜索策略的布圖算法的面積利用率,根據(jù)實驗結(jié)果,本課題方法面積利用率較高,算法具有較好的魯棒性。在本