基于編譯器RTL的Verilog自動生成技術(shù).pdf

1、本論文主要描述如何把C語言轉(zhuǎn)化為寄存器傳輸級的編譯器中間語言描述(RegisterTranserLanguage),從而自動生成為可綜合的VerilogRTL(RegisterTransferLevel),實現(xiàn)軟件程序硬件化的過程。對于軟硬件協(xié)同設(shè)計以及高級語言的綜合技術(shù)研究具有一定的意義。論文詳細闡述了實現(xiàn)這一C至Verilog編譯技術(shù)的軟件構(gòu)架及關(guān)鍵技術(shù)。
　　 本論文充分利用了現(xiàn)有編譯器技術(shù)及Verilog綜合方面的研究成

2、果,結(jié)合兩者在RTL層面上的相似性,實現(xiàn)在這一層面上的C語言至可綜合VerilogRTL的轉(zhuǎn)換。
　　 從軟件構(gòu)架來講,基本上實現(xiàn)了整個C編譯器的前端,從詞法分析到語法分析,到編譯器后端。同時自定義了一套完整的編譯器中間語言(RTLCODE)。編譯器中間語言能夠支持RTL描述以及基于SSA的RTL描述,并且能夠在這個語言層面上進行各種編譯器后端分析優(yōu)化,更有效地支持寄存器分配。在前端編譯的過程中,直接跳過了語法樹的生成而直接在語

3、法分析的過程中生成編譯器中間語言,提高了編譯的效率。
　　 其后,最初的編譯器中間語言將會被轉(zhuǎn)化成基于SSA的形式。這種基于SSA的形式會更有大大簡化數(shù)據(jù)流以及進行控制流的優(yōu)化從而更利于向可綜合VerilogRTL的轉(zhuǎn)化。在基于SSA的中間語言上面進行寄存器及存儲器分配之后,根據(jù)VerilogRTL在可綜合性上的要求,我們會建立一個轉(zhuǎn)換規(guī)則表來定義每一個中間語言結(jié)構(gòu)對應(yīng)到可綜合VerilogRTL結(jié)構(gòu)的轉(zhuǎn)換形式。從而實現(xiàn)整個C程

4、序到可綜合VerilogRTL的轉(zhuǎn)換。同時,VerilogRTL程序的模擬和執(zhí)行還需要模仿C程序的執(zhí)行環(huán)境,所以需要搭建一個基于可綜合VerilogRTL的運行環(huán)境。
　　 最終,我們會用一個小例子來演示從一個普通C程序轉(zhuǎn)化為編譯器中間語言。這個小例子演示了最簡單的一個計算菲波那契數(shù)列的代碼,但是其具有了一個C程序的主要結(jié)構(gòu),包括循環(huán),分支,計算,返回,函數(shù)調(diào)用等等。在這個程序上面,將演示中間語言如何進行SSA轉(zhuǎn)化,如何進行寄存

5、器分配,如何把最終的編譯器中間語言轉(zhuǎn)化成可綜合VerilogRTL的過程。以及轉(zhuǎn)化后的VerilogHTL如何同設(shè)計的運行環(huán)境一起運行。顯示出了整個C程序如何在可綜合VerilogRTL上被運行的整個構(gòu)架。
　　 從提高軟件性能的角度,把部分程序用硬件來實現(xiàn),在很多關(guān)鍵應(yīng)用上有非?，F(xiàn)實的意義。把算法邏輯,核心計算從軟件中剝離出來,把這部分軟件轉(zhuǎn)化成可綜合的VerilogRTL,進一步最終綜合成硬件,真正實現(xiàn)硬件輔助軟件,提高軟件

6、性能。
　　 從高級語言綜合的角度來講,過去的若干年中,曾經(jīng)出現(xiàn)過很多高級語言綜合的思想和產(chǎn)品,但最終都很難真正的實現(xiàn)產(chǎn)品化和實用化。其主要原因是高級語言過于抽象,很難直接在高級語言層面上實現(xiàn)綜合。而本文提出的基于RTL的編譯器的中間語言的方案,則正好實現(xiàn)了把高級語言寄存器化的工作,使得我們對于高級語言可綜合的研究返回到針對編譯器中間語言的可綜合研究上去,同時由于像SSA之類的編譯器中間語言描述的引入,可以大大簡化可綜合性的分析