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文檔簡介
1、SV+預(yù)編譯器能夠使得電路設(shè)計人員不修改代碼而能輕松獲得硬件電路在資源消耗和時間需求上的均衡。在該項工作中,我們首先提出了一組簡潔的語言結(jié)構(gòu)來描述電路中的可重配置結(jié)構(gòu)。這些語言結(jié)構(gòu)可以嵌入到Verilog語言中,從而構(gòu)成一個電路/算法的模板。用戶在編譯該模板的過程中,可以與SV+進行交互,從何獲得不同的配置/優(yōu)化效果。預(yù)編譯根據(jù)用戶不同的優(yōu)化選項,能夠生成相應(yīng)的Verilog RTL代碼,這些代碼所描述的硬件電路不僅僅在面積-時間性能上
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