功耗限制下RTL數(shù)據(jù)通路低費(fèi)用測(cè)試方法研究.pdf

1、大規(guī)模集成電路制造必然需要測(cè)試以保證產(chǎn)品良率,測(cè)試成為集成電路生產(chǎn)不可或缺的環(huán)節(jié)。然而集成電路中晶體管密度成指數(shù)倍增加,導(dǎo)致測(cè)試成本越來(lái)越高,因此集成電路測(cè)試成為當(dāng)前研究的挑戰(zhàn)。昂貴的測(cè)試費(fèi)用和過(guò)高的測(cè)試功耗已經(jīng)成為制約超大規(guī)模集成電路發(fā)展的瓶頸,在以降低測(cè)試應(yīng)用時(shí)間為目的的高級(jí)尤其是寄存器傳輸級(jí)(RTL)可測(cè)試性設(shè)計(jì)成為低費(fèi)用測(cè)試研究的重點(diǎn)。
　　 首先,針對(duì)RTL數(shù)據(jù)通路,本文提出一種受控線性移位內(nèi)建自測(cè)試方法。這種方法結(jié)合

2、門級(jí)掃描測(cè)試和內(nèi)建自測(cè)試的優(yōu)點(diǎn),其測(cè)試應(yīng)用時(shí)間短,硬件開銷小。受控線性移位結(jié)構(gòu)由移位寄存器和控制器組成,本文利用RTL數(shù)據(jù)通路中的寄存器做為移位寄存器,通過(guò)從移位寄存器最高位輸入單位控制碼生成測(cè)試向量。
　　 其次,本文提出了一種全新的測(cè)試生成方法,研究利用RTL數(shù)據(jù)通路中加法器、減法器、乘法器等功能模塊的結(jié)構(gòu)特點(diǎn),結(jié)合提出的受控線性移位內(nèi)建自測(cè)試方法,對(duì)被測(cè)模塊進(jìn)行測(cè)試,以降低測(cè)試應(yīng)用時(shí)間和硬件開銷。加法器、減法器和陣列乘法器

3、由多個(gè)全加器(或半加器)組成,其測(cè)試生成可由一位全加器(或半加器)的測(cè)試向量拼接而成。
　　 再次,針對(duì)RTL數(shù)據(jù)通路,本文提出了一種測(cè)試綜合和測(cè)試調(diào)度方法。在測(cè)試綜合中,本文提出了一種啟發(fā)性方法,給每個(gè)被測(cè)模塊分配移位寄存器和響應(yīng)分析器;在測(cè)試調(diào)度中,提出一種改進(jìn)算法,在非等長(zhǎng)測(cè)試中利用測(cè)試過(guò)程中測(cè)試資源的變化,增加一次測(cè)試會(huì)話過(guò)程中測(cè)試集合的個(gè)數(shù),在功耗約束下減少測(cè)試應(yīng)用時(shí)間。
　　 最后,針對(duì)幾個(gè)常用的RTL數(shù)據(jù)通