SerDes系統(tǒng)級(jí)設(shè)計(jì)及行為級(jí)驗(yàn)證.pdf

1、當(dāng)代集成電路設(shè)計(jì)正向著高速化、集成化等方向發(fā)展。面對(duì)海量數(shù)據(jù)處理，數(shù)據(jù)傳輸速率已經(jīng)取代運(yùn)算能力成為制約行業(yè)發(fā)展的新瓶頸。SerDes作為一種典型的高速串行數(shù)據(jù)傳輸技術(shù)得到飛速發(fā)展。為了適應(yīng)日益提升的數(shù)據(jù)傳輸速率和日益縮短的研發(fā)周期的要求，僅僅依靠工藝的改進(jìn)是不夠的。除了不斷涌現(xiàn)的新電路結(jié)構(gòu)和新設(shè)計(jì)工具，設(shè)計(jì)方法上的改進(jìn)也在不斷的進(jìn)行中。
　　經(jīng)過多年的發(fā)展，數(shù)字集成電路從邏輯設(shè)計(jì)到物理設(shè)計(jì)再到驗(yàn)證已經(jīng)形成了一套全面、快速和可靠的流

2、程；模擬和混合型集成電路由于設(shè)計(jì)難度大和研發(fā)周期長，嚴(yán)重影響了開發(fā)效率。為此，針對(duì)模擬和混合集成電路的系統(tǒng)級(jí)設(shè)計(jì)及行為級(jí)驗(yàn)證技術(shù)受到了越來越多的關(guān)注。系統(tǒng)級(jí)設(shè)計(jì)可以使設(shè)計(jì)者更好的把握電路性能指標(biāo)，而利用行為模型可以加速驗(yàn)證進(jìn)程以提高設(shè)計(jì)效率。
　　本文提出了一種基于8B/10B架構(gòu)的SerDes設(shè)計(jì)方案，并重點(diǎn)研究了SerDes核心部分—鎖相環(huán)、時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路和串行器、解串器等的系統(tǒng)級(jí)設(shè)計(jì)和行為級(jí)驗(yàn)證。
　　首先，通過對(duì)鎖

3、定狀態(tài)的近似線性分析得到CPPLL的開環(huán)和閉環(huán)傳遞函數(shù)。從環(huán)路帶寬和相位裕度的選擇入手，建立一套能夠確定影響PLL性能的參數(shù)的系統(tǒng)級(jí)設(shè)計(jì)流程，并搭建了基于Verilog-A行為模型的驗(yàn)證平臺(tái)。然后完成了SerDes設(shè)計(jì)方案中PLL的系統(tǒng)級(jí)設(shè)計(jì)和行為級(jí)驗(yàn)證。另外，基于該行為級(jí)驗(yàn)證平臺(tái)對(duì)PLL環(huán)路帶寬和相位裕度的選擇進(jìn)行了研究并得到了相關(guān)結(jié)論。
　　其次，采用相同的方法并按照SerDes設(shè)計(jì)方案的要求完成了基于PLL的全速率雙環(huán)路CD