MCU的ESD測試方法改進及其IO防護設(shè)計研究.pdf

1、隨著電子產(chǎn)品跟電子系統(tǒng)數(shù)量的不斷增加，電子設(shè)備所處的電磁環(huán)境也越來越惡劣，電磁兼容性的問題也越來越突出，因此解決在同一電磁環(huán)境下的電子設(shè)備不受外界影響而保持正常工作的問題迫在眉睫，同時這個問題也受到了越來越多的關(guān)注，這一點也是研究電磁兼容的意義。如今超大規(guī)模集成電路工藝不斷進步，特征尺寸越來越小，從而靜電放電(Electrostatic Discharge)對IC可靠性帶來越來越顯著的危害。數(shù)據(jù)表明，30％-50％的芯片總失效數(shù)是由于

2、ESD/EOS所造成的。如今解決ESD的問題主要是通過片外(off-chip)防護和片上(on-chip)防護單元來實現(xiàn)對芯片的保護，對于片上防護單元，設(shè)計初期由于我們并不知道其電路處理ESD的實際能力，因此需要在后期采用相應(yīng)的芯片級ESD測試方法來估量片上防護單元對ESD脈沖干擾的處理能力，經(jīng)過對芯片進行反復(fù)的測試與設(shè)計只有當(dāng)芯片達到測試要求，芯片才會中流入市場。本文基于現(xiàn)有的系統(tǒng)級ESD測試方法，根據(jù)測試過程中遇到的問題，提出了一種

3、改進的微處理器ESD測試方法，并對微處理器I/O保護電路進行了仿真優(yōu)化。
　　本研究分為三個部分：第一部分內(nèi)容介紹了一種MCU的ESD測試方法。首先根據(jù)對系統(tǒng)級的ESD測試方法IEC61000-4-2標(biāo)準(zhǔn)展開研究，歸納和總結(jié)了系統(tǒng)級測試方法存在的不足。參照飛思卡爾現(xiàn)有的芯片上電ESD測試方法并對其進行了改善，提出了一種改進的微處理器測試方法。本文從ESD測試環(huán)境、測試PCB板級設(shè)計、測試板電路設(shè)計、測試具體流程以及測試軟件等方面來