采用GCMOS技術(shù)的4KV全芯片ESD防護(hù)設(shè)計(jì).pdf_第1頁(yè)
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1、隨著 CMOS(Complementary Metal Oxide Semiconductor)工藝尺寸的不斷縮小，器件的抗ESD（Electronstatic Discharge）能力也越來(lái)越低，集成電路由于ESD而造成的芯片失效問題也愈發(fā)嚴(yán)重。研究如何有效的提高芯片的ESD防護(hù)能力已成為集成電路研究中的重要課題。本文基于一款數(shù)模混合 DSP(Digital Signal Processor）芯片，完成了對(duì)全芯片ESD防護(hù)設(shè)計(jì)方案研究

2、。
　　本文首先從系統(tǒng)級(jí)與電路級(jí)對(duì)全芯片ESD防護(hù)原理，及常見ESD防護(hù)單元電路進(jìn)行了詳細(xì)分析，并提出了全芯片ESD防護(hù)設(shè)計(jì)的要點(diǎn)。然后，根據(jù)DSP芯片的電源域、端口類型特點(diǎn)及芯片規(guī)模，提出了基于ESD BUS的全芯片ESD防護(hù)設(shè)計(jì)系統(tǒng)級(jí)方案，并根據(jù)系統(tǒng)級(jí)方案，完成了新型的基于GCMOS ESD(Gate-Complementary Metal Oxide Semiconductor Electronstatic Discharg

3、e)防護(hù)電路的I/O端口防護(hù)電路，及電源與地間Clamp（鉗位）電路等單元電路的設(shè)計(jì)。最后，根據(jù)ESD設(shè)計(jì)的版圖布局特點(diǎn)，綜合考慮端口的閂鎖效應(yīng)、冷熱阱漏電等問題，在CSMC HJ018工藝下完成了DSP芯片的全芯片ESD防護(hù)版圖，并通過TLP測(cè)試系統(tǒng)，驗(yàn)證了設(shè)計(jì)的正確性。
　　根據(jù)TLP測(cè)試儀器的測(cè)試結(jié)果，所設(shè)計(jì)的新型GCMOS ESD防護(hù)電路的觸發(fā)電壓為8V左右，二次擊穿電流3.7A，等效HBM(Human Body Mode

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