基于VOQ結(jié)構(gòu)的NoC設(shè)計(jì)與驗(yàn)證.pdf

1、隨著新材料新器件和TSV技術(shù)的不斷發(fā)展,半導(dǎo)體技術(shù)會繼續(xù)跟隨摩爾定律呈指數(shù)發(fā)展,單個芯片上集成的IP數(shù)量大大增加。然而片上總線的性能沒能和集成度成比例的增長,這使得片上互聯(lián)越來越成為各種系統(tǒng)的發(fā)展瓶頸。傳統(tǒng)的總線結(jié)構(gòu)已經(jīng)不能滿足高性能應(yīng)用的要求。片上網(wǎng)絡(luò)技術(shù)是將計(jì)算機(jī)網(wǎng)絡(luò)的思想移植到芯片設(shè)計(jì)中,從體系結(jié)構(gòu)上徹底解決了SoC的總線結(jié)構(gòu)所固有的通信效率低、擴(kuò)展性有限以及全局同步困難的三大問題。片上網(wǎng)絡(luò)(Network on Chip, No

2、C)為先進(jìn)工藝下的片上互聯(lián)設(shè)計(jì)問題提供了統(tǒng)一的解決方案。
　　本論文以片上網(wǎng)絡(luò)的基礎(chǔ)研究作為背景,針對典型的Mesh拓?fù)浣Y(jié)構(gòu),設(shè)計(jì)蟲孔路由器,詳細(xì)介紹了路由器的數(shù)據(jù)通路和控制電路的硬件實(shí)現(xiàn)。然后設(shè)計(jì)了低延時的基于虛擬輸出隊(duì)列(VOQ)的路由器,并針對路由節(jié)點(diǎn)間的HoL問題優(yōu)化了輸出仲裁器,設(shè)計(jì)了分層輪詢(LRR)仲裁算法。設(shè)計(jì)采用動態(tài)虛擬輸出隊(duì)列(DVOQ)的路由器,并比較了三種路由器的優(yōu)缺點(diǎn)。本文搭建了基于三種路由器4×4的Me

3、sh網(wǎng)絡(luò),并完成的網(wǎng)絡(luò)的功能驗(yàn)證。
　　本文搭建了基于Verilog語言的層次化的片上網(wǎng)絡(luò)性能驗(yàn)證平臺,能夠?qū)W(wǎng)絡(luò)參數(shù)、注入率以及流量類型進(jìn)行配置。采用仿真工具M(jìn)odelsim SE6.5b對設(shè)計(jì)的三種網(wǎng)絡(luò)進(jìn)行了功能仿真和性能驗(yàn)證。在隨機(jī)流量模式和熱點(diǎn)下,基于VOQ路由器的網(wǎng)絡(luò)的最大注入率達(dá)到0.761和0.586,較基于簡單蟲孔路由器的網(wǎng)絡(luò)分別提高44.7％和30.2%,延時降低30%。在隨機(jī)流量模式下,VOQ_LRR網(wǎng)絡(luò)以及D