納米工藝下集成電路的容軟錯(cuò)誤鎖存器設(shè)計(jì).pdf

1、集成電路產(chǎn)業(yè)是信息技術(shù)產(chǎn)業(yè)的基礎(chǔ)和核心，也是國家關(guān)注的戰(zhàn)略性產(chǎn)業(yè)。隨著半導(dǎo)體技術(shù)的飛躍式進(jìn)步，集成電路的性能在不斷提高的同時(shí)，所面臨的可靠性問題也越來受到人們的關(guān)注。隨著半導(dǎo)體工藝的飛速發(fā)展，集成電路的特征尺寸已進(jìn)入納米時(shí)代，供電電壓和敏感節(jié)點(diǎn)能儲(chǔ)存的電荷也隨之減小，CMOS電路受到輻射影響更容易發(fā)生軟錯(cuò)誤。
　　本文針對(duì)納米工藝下集成電路的軟錯(cuò)誤問題，在研究現(xiàn)有加固鎖存器設(shè)計(jì)的基礎(chǔ)上，提出有效的加固鎖存器設(shè)計(jì)方案，本文主要工作如

2、下:
　　本文提出了能夠容忍單粒子單節(jié)點(diǎn)翻轉(zhuǎn)的STSRL鎖存器。該鎖存器采用了1P-2N單元、輸入分離的鐘控反相器以及C單元，使得本鎖存器對(duì)單粒子翻轉(zhuǎn)能夠?qū)崿F(xiàn)自恢復(fù)，并且可以用于時(shí)鐘門控電路。STSRL鎖存器通過采用高速通路設(shè)計(jì)用以減小延遲，采用鐘控設(shè)計(jì)用以降低功耗。該鎖存器不僅能夠容忍單粒子單節(jié)點(diǎn)翻轉(zhuǎn)，還能夠自恢復(fù)，具有良好的加固能力。同時(shí)相比于已有的加固鎖存器其開銷大幅降低。HSPICE仿真結(jié)果表明，相比于HLR-CG1、HL

3、R-CG2、TMR、HiPeR-CG鎖存器，STSRL鎖存器的功耗平均下降了44.40％，延遲平均下降了81％，PDP平均下降了94.20％，面積開銷平均減少了1.80％。
　　本文提出了能夠容忍單粒子雙節(jié)點(diǎn)翻轉(zhuǎn)的SEDNUTL鎖存器，該鎖存器采用了雙模冗余容錯(cuò)技術(shù)，它能夠同時(shí)容忍單粒子單節(jié)點(diǎn)翻轉(zhuǎn)和單粒子雙節(jié)點(diǎn)翻轉(zhuǎn)。與同類型能容忍DNU的DOUNT、Delta DICE、DNCS、HRDUNT、NTHLTCH加固鎖存器設(shè)計(jì)相比，S