全并行-逐次逼近混合型模數(shù)轉(zhuǎn)換器的設(shè)計與研究.pdf

1、隨著CMOS半導(dǎo)體工藝的迅速發(fā)展，數(shù)字信號處理技術(shù)得到了很大提高。相對于模擬信號，數(shù)字信號有著更高的可靠性、簡便性以及靈活性等優(yōu)點，因此數(shù)字信號處理已成為現(xiàn)代信號處理的主流方式。模數(shù)轉(zhuǎn)換器(Analog-to-Digital，ADC)作為連接模擬信號和數(shù)字信號的紐帶，需要先將自然界中的模擬信號轉(zhuǎn)換成數(shù)字信號后，系統(tǒng)才能利用數(shù)字信號處理的方式處理模擬信號。因此，人們對ADC的需求越來越強(qiáng)烈，同時對其研究也日益受到關(guān)注。逐次逼近型(succ

2、essive approximation register，SAR)ADC因其結(jié)構(gòu)簡單、功耗低、面積小等優(yōu)點而獲得廣泛運(yùn)用?；趥鹘y(tǒng)結(jié)構(gòu)的N比特SAR ADC每完成一次轉(zhuǎn)換都需要進(jìn)行N次比較，而每次的比較速度又受限于電容型數(shù)模轉(zhuǎn)換器(Digital to Analog Converter，DAC)的建立時間和邏輯控制電路的傳遞延遲。因此，傳統(tǒng)結(jié)構(gòu)的這種缺陷阻礙了SAR ADC向高速高精度領(lǐng)域的發(fā)展。全并行模數(shù)轉(zhuǎn)換器(Flash ADC)

3、由于結(jié)構(gòu)和工作原理相對簡單，因此其轉(zhuǎn)換速度非常高。但是隨著ADC位數(shù)的增加，其面積和功耗成指數(shù)型增長，因此給ADC的高精度設(shè)計帶來了挑戰(zhàn)。全并行—逐次逼近混合型模數(shù)轉(zhuǎn)換器(Flash-SAR ADC)是一種將Flash ADC和SAR ADC各自的優(yōu)點相結(jié)合的新型ADC結(jié)構(gòu)，由于其在面積、速度、功耗以及精度方面具有較好的折中，因此得到了廣泛的研究。
　　本文首先對Flash-SAR ADC的工作原理和系統(tǒng)結(jié)構(gòu)進(jìn)行了闡述，同時詳細(xì)分

4、析了其結(jié)構(gòu)中存在的非理想因素，并提出了相應(yīng)的解決方案。接著，本文在對現(xiàn)有的開關(guān)策略進(jìn)行分析和對比的基礎(chǔ)上，提出了一種高位電容跳過與復(fù)用的開關(guān)策略，從而大幅度優(yōu)化了電荷再分配型DAC的動態(tài)功耗和面積。相對于MCS開關(guān)策略，提出的開關(guān)策略使電容陣列所需的電容總數(shù)減小一半，電平切換功耗降低81.22％。然后，詳細(xì)介紹了關(guān)鍵電路的設(shè)計，并給出了系統(tǒng)仿真結(jié)果。最后，本文采用SMIC0.18μm CMOS混合信號工藝設(shè)計了一款10位100MS/s

5、Flash-SAR混合型ADC。所設(shè)計的ADC采用“3+8”的兩極流水線結(jié)構(gòu)，最后通過冗余位數(shù)字校準(zhǔn)電路得到10位的量化精度。
　　電路仿真結(jié)果表明:當(dāng)采樣信號的頻率為100MS/s，輸入信號的頻率為48.14453125MHz的滿幅正弦差分信號時的輸出信號的無雜散波動態(tài)范圍(SFDR)為75.879dB、信號噪聲失真比(SNDR)為61.37dB、有效位數(shù)(ENOB)位9.902位;當(dāng)采樣頻率為100MS/s，輸入信號頻率為1.

6、07421875MHz，工藝角為FF時，ADC的SFDR為78.669dB，SNDR為61.839dB，ENOB為9.980bit;當(dāng)工藝角為TT時，ADC的SFDR為76.201dB，SNDR為61.15dB，ENOB為9.865bit;當(dāng)工藝角為SS時，ADC的SFDR為76.937dB，SNDR為60.594dB，ENOB為9.773bit。提出的Flash-SAR ADC在1.8V電源電壓和Nyquist輸入信號下，芯片功耗為2