基于FPGA的高速8B-10B編解碼電路設(shè)計(jì).pdf

1、隨著計(jì)算機(jī)外圍設(shè)備的不斷發(fā)展，高速串行傳輸接口越來(lái)越多的應(yīng)用于計(jì)算機(jī)與外圍設(shè)備的通信中，而串行接口電路中8b/10B編解碼電路是保證串行接口電路傳輸?shù)臄?shù)據(jù)流直流平衡，且避免傳輸接口因接收端時(shí)鐘漂移或同步丟失的原因而導(dǎo)致數(shù)據(jù)丟失。本文綜合了查表法和邏輯組合法的優(yōu)點(diǎn)，通過(guò)增加處理數(shù)據(jù)的位寬來(lái)降低編解碼電路時(shí)鐘頻率的設(shè)計(jì)方法完成了USB3.0物理層中8B/10B編解碼電路的設(shè)計(jì)工作，達(dá)到了USB3.0對(duì)編解碼電路高時(shí)鐘頻率的要求。
　　

2、本研究主要內(nèi)容包括：⑴對(duì)FPGA內(nèi)部的資源、開(kāi)發(fā)流程及設(shè)計(jì)技巧進(jìn)行了介紹。⑵對(duì)8B/10B編解碼規(guī)范進(jìn)行了詳細(xì)分析。介紹了5B/6B和3B/4B兩模塊的編解碼映射關(guān)系及數(shù)據(jù)字符的不均等性和模塊極性，和誤碼的違規(guī)處理。⑶對(duì)編解碼電路進(jìn)行模塊化設(shè)計(jì)。均衡檢測(cè)控制輸出模塊是編碼電路中最關(guān)鍵的地方，它使數(shù)據(jù)流的極性交替輸出從而保證了輸出的數(shù)據(jù)流具有直流平衡性。在解碼電路中，違規(guī)檢測(cè)模塊對(duì)輸入的數(shù)據(jù)流錯(cuò)誤檢測(cè)，檢查發(fā)現(xiàn)在編碼電路中或傳輸過(guò)程中產(chǎn)生