高速8B-10B解碼器的ASIC實(shí)現(xiàn)研究.pdf

1、隨著日益增長的信息流量需求，傳統(tǒng)并行接口技術(shù)成為進(jìn)一步提高數(shù)據(jù)傳輸速率的瓶頸，而串行通信技術(shù)(如SerDes，Serializer/Deserializer)不僅可以支持更高的數(shù)據(jù)吞吐量，而且擁有更低的功耗和更高的可靠性，并且在大多數(shù)應(yīng)用情形下可以支持更小的外形尺寸，在高速接口技術(shù)方面展現(xiàn)出巨大的優(yōu)勢。目前，高速串行通信正取代傳統(tǒng)并行接口技術(shù)成為高速接口技術(shù)的主流，因而，對高速SerDes及其重要組成模塊8b/10b碼的研究和開發(fā)具有重

2、要的應(yīng)用價值。
　　 本文重點(diǎn)研究了高速8b/10b解碼器的設(shè)計(jì)與實(shí)現(xiàn)，在詳細(xì)介紹了解碼原理及多種傳統(tǒng)解碼方案的基礎(chǔ)上，采用流水線結(jié)構(gòu)設(shè)計(jì)了高速8b/10b解碼器。通過仔細(xì)分析傳統(tǒng)解碼器的不足，精心設(shè)計(jì)流水線結(jié)構(gòu)及觸發(fā)器在關(guān)鍵路徑上的插入點(diǎn)，使得所設(shè)計(jì)電路的速度比傳統(tǒng)解碼器有了較大的提升。該解碼器采用基于TSMC0.18μm CMOS工藝的標(biāo)準(zhǔn)單元庫實(shí)現(xiàn)，版圖面積為375μm×375μm，并進(jìn)行了流片和測試。測試結(jié)果表明，速率滿

3、足6.25Gb/s的設(shè)計(jì)要求，且最高可達(dá)7.5Gb/s。在1.8V電源電壓下(6.25Gb/s時)，功耗為21.6mW，眼圖中的峰峰抖動為177.8ps。
　　 本文還采用基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法設(shè)計(jì)了基于查表法的8b/10b解碼器，并給出了版圖和后仿真結(jié)果。對這兩種結(jié)構(gòu)的解碼器的分析比較表明，基于查表法的解碼器設(shè)計(jì)簡單方便，但由于采用標(biāo)準(zhǔn)單元庫中的ROM模塊來實(shí)現(xiàn)，難于達(dá)到較高的速度。
　　 本文的高速8b/10解碼器的