約束的作用

1、約束的作用有些人不知道何時(shí)該添加約束，何時(shí)不需要添加？有些人認(rèn)為低速設(shè)計(jì)不需要時(shí)序約束？關(guān)于這些問(wèn)題，希望下面關(guān)于約束作用的論述能夠有所幫助！附加約束的基本作用有3：(1)提高設(shè)計(jì)的工作頻率對(duì)很多數(shù)字電路設(shè)計(jì)來(lái)說(shuō)，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。通過(guò)附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。(2)獲得正確的時(shí)序分析報(bào)告幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用

2、這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報(bào)告。(3)指定FPGACPLD引腳位置與電氣標(biāo)準(zhǔn)FPGACPLD的可編程特性使電路板設(shè)計(jì)加工和FPGACPLD設(shè)計(jì)可以同時(shí)進(jìn)行，而不必等FPGACPLD引腳位置完全確定，從而節(jié)省了系統(tǒng)開(kāi)發(fā)時(shí)間。這樣，電路板加工完成后，設(shè)計(jì)者要根據(jù)電路板的走

3、線對(duì)FPGACPLD加上引腳位置約束，使FPGACPLD與電路板正確連接。另外通過(guò)約束還可以指定IO引腳所支持的接口標(biāo)準(zhǔn)和其他電氣特性。為了滿足日新月異的通信發(fā)展，Xilinx新型FPGACPLD可以通過(guò)IO引腳約束設(shè)置支持諸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等豐富的IO接口標(biāo)準(zhǔn)時(shí)序約束的概

4、念和基本策略！時(shí)序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過(guò)附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過(guò)程，使設(shè)計(jì)達(dá)到時(shí)序要求。例如用OFFSET_IN_BEFE約束可以告訴綜合布線工具輸入信號(hào)在時(shí)鐘之前什么時(shí)候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個(gè)約束調(diào)整與IPAD相連的LogicCircuitry的綜合實(shí)現(xiàn)過(guò)程，使結(jié)果滿

5、足FFS的建立時(shí)間要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGACPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PADTOPAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。周期（PERIOD）的含義周期的含義是時(shí)序中最簡(jiǎn)單也是最

6、重要的含義，其它很多時(shí)序概念會(huì)因?yàn)檐浖滩煌杂胁町?，而周期的概念確是最通用的，周期的概念是FPGAASIC時(shí)序定義的基礎(chǔ)概念。后面要講到的其它時(shí)序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時(shí)序公式，可以用周期公式推導(dǎo)。周期約束是一個(gè)基本時(shí)序和綜合約束，它附加在時(shí)鐘網(wǎng)線上，時(shí)序分析工具根據(jù)PERIOD約束檢查時(shí)鐘域內(nèi)所有同步元件的時(shí)序是否滿足要求。PERIOD約束會(huì)自動(dòng)處理寄存器時(shí)鐘端的反相問(wèn)題，如果相鄰?fù)皆r(shí)鐘相位相反，那么它們之

7、間的延遲將被默認(rèn)限制為PERIOD約束值的一半。如下圖所示，時(shí)鐘的最小周期為：TCLK=TCKOTLOGICTTSETUP－TCLK_SKEWTCLK_SKEW=TCD2－TCD1其中TCKO為時(shí)鐘輸出時(shí)間，TLOGIC為同步元件之間的組合邏輯延遲，T為網(wǎng)線延遲，TSETUP為數(shù)據(jù)延時(shí)和數(shù)據(jù)到達(dá)時(shí)間的關(guān)系：TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值TDELAY_MAX與輸入數(shù)據(jù)到達(dá)時(shí)間TARRIVAL的關(guān)系如圖2所示。也就是說(shuō)：TD

8、ELAY_MAXTARRIVAL=TPERIOD公式4所以：TDELAYTDELAY_MAX=TPERIOD－TARRIVAL要求輸出的穩(wěn)定時(shí)間從下一級(jí)輸入端的延遲可以計(jì)算出當(dāng)前設(shè)計(jì)輸出的數(shù)據(jù)必須在何時(shí)穩(wěn)定下來(lái)，根據(jù)這個(gè)數(shù)據(jù)對(duì)設(shè)計(jì)輸出端的邏輯布線進(jìn)行約束，以滿足下一級(jí)的建立時(shí)間要求，保證下一級(jí)采樣的數(shù)據(jù)是穩(wěn)定的。計(jì)算要求的輸出穩(wěn)定時(shí)間如圖所示。公式的推導(dǎo)如下：定義：TSTABLE=TLOGICTINPUTTSETUP從前面帖子介紹的周期

9、（Period）公式，可以得到(其中TCLK_SKEW＝TCLK1－TCLK2)：TCLK＝TCKO＋TOUTPUTTLOGICTINPUTTSETUPTCLK_SKEW將TSTABLE的定義代入到周期公式，可以得到：TCLK=TCKOTOUTPUTTSTABLETCLK_SKEW所以，TCKOTOUTPUTTSTABLETCLK這個(gè)公式就是TSTABLE必須要滿足的基本時(shí)序關(guān)系，即本級(jí)的輸出應(yīng)該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級(jí)芯片的