經(jīng)典verilog代碼標準

上傳人：奔*** IP屬地：河北更新時間：2024-03-02 格式：doc 頁數(shù)：16 大?。?11.50KB 人氣指數(shù)：12 舉報 版權(quán)申訴

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文檔簡介

1、　　一、工程建立規(guī)范：　　1、工程的組成：　　一個頂層文件夾　　頂層文件夾下，至少包括以下四個子文件夾　　project文件夾：存放ISE工

2、程文件，包括ise、bit、mac等文件　　source文件夾：存放verilog源文件　　explain文件件：存放注釋說明文檔　　test文件夾：存放測試程序代碼，可進一步分為軟件調(diào)試程序、硬件調(diào)試程序　　工程的命令：</p

3、>　　定層文件夾命令為top_xxx，xxx為工程的識別名稱　　頂層文件夾的子文件夾分別命名為：project、source、explain、test　　RTL CODE 規(guī)范　　1.標準的文件頭　　在每一

4、個版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權(quán)等必要信息。　　統(tǒng)一使用以下的文件頭：　　// **************************************************************　　// COPYRIGHT(c)2005, His

6、 : the top module_name of this ip, usually, is same　　// as the small ip classified name just as UTOPIA　　// File name : file_name of the file just as “t

7、x_fifo.v”　　// Module name : module_name of this file just as “TX_FIFO”　　// Full name : complete Emglish nme of this abbreviated　　//

8、　　// Author : Athor/ID 　　// Email : Author’s email　　// Data : 　　// Version : V 1.0 <p

9、>　　// 　　//Abstract :　　// Called by : Father Module　　// 　　// Modification history&

10、lt;/p>　　// ------------------------------------------------------------------------------------------------------　　// //　　// $Log$</b

11、>　　//　　// *********************************************************************　　2. 標準的module 格式 (module 整體結(jié)構(gòu))　　對于

12、模塊的書寫采用統(tǒng)一的格式便于項目內(nèi)部成員的理解和維護，我們用批處理建立了一個MODULE模塊，其內(nèi)容解釋如下：　　端口定義按照輸入，輸出，雙向的順序：　　模塊名、模塊例化名統(tǒng)一，例化名前加大寫U_以區(qū)分（多次例化另加標識），三者關(guān)系：　　文件名：xxx .v (小寫)<

13、p>　　模塊名：Xxx （首字母大寫）　　例化名：U1_xxx (首字母大寫)　　IP 內(nèi)部所有的模塊名都要加IP名或者IP名簡稱作前綴，如USB_CTRL、USB_TX_FIFO。　　// *****************************　　/

14、/ DEFINE MODULE PORT //　　// ******************************　　//　　// module MODULE_NAME (　　// INPUT</b&

15、gt;　　input_port_1,　　…　　input_port_m, 　　// OUTPUT　　output_port_1,&

16、lt;p>　　…　　output_port_m, 　　);　　// *****************************　　// DEFINE PARAMETER //</p

17、>　　// ******************************　　parameter…　　// ******************************　　// DEFINE INPUT　　// *****************

18、*************　　input rst_n ; // reset, active low .　　input clk_* ; // clock signal , 50M .　　input [n:0] a_din ; // **

19、***　　input [k:0] b_din ; // *****　　// ******************************　　// DEFINE OUTPUT //　　// ******************************&

20、lt;/p>　　output [m:0] a_dout ; // *****　　output [i:0] b_dout ; // *****　　// ******************************　　// OUTPUT ATRRIBU

21、TE //　　// ******************************　　// REGS　　reg [m:0] a_dout ; // *****　　//WIRES

22、;　　wire [i:0] b_dout ; // *****　　// ******************************　　// INSTSNCE MODULE //　　// *****************************

23、*　　MODULE_NAME_A U_MODULE_NAME_A(　　.A (A ),　　.B (B ),　　.C (C ),　　); …

24、　　// ******************************　　//MAIN CODE //　　// ******************************　　… …<

25、;p>　　… …　　… …　　// ****************************** //　　Endmodule　　3.

26、一致的排版　　A. 一致的縮排　　統(tǒng)一的縮排取4個空格寬度　　輸入輸出信號的寬度定義與關(guān)鍵字之間，信號名與寬度之間要用空格分開；所有寬度定義對所有信號名對齊，代碼風(fēng)格統(tǒng)一如下：　　input [3:0]

27、input_a ; // *****　　input input_b ; // *****　　…　　output [128:0] output_a ;　　output [15:0] outp

28、ut_b ;　　output output_c ;　　一致的 begin end 書寫方式　　always 中，一定要用begin end 區(qū)分，格式和代碼風(fēng)格統(tǒng)一如下：　　always @ (postedge clk or negedge rst_n）

29、　　begin　　if (rst_n==1’b0)　　syn_rst<= ‘DLY 1’b0;　　else　　begin</

30、b>　　if (a==b)　　syn_rst<= ‘DLY 1’b1;　　else　　syn_rst<= ‘DLY 1’b0;<b

31、>　　end　　end　　if else 中僅有一個語句行時，不要使用begin end; 如果有多個語句行時，begin end和if （）或else （）空四個格。　　格式如下：<

32、;p>　　if (…)　　…　　else if (…)　　else 　　***************************************

33、*****************************　　if (…)　　…　　else if (…)　　begin<p&

34、gt;　　…　　…(　　end　　else　　4. 一致的信號命名風(fēng)格　　簡潔

35、，清晰，有效是基本的信號命名規(guī)則，詳見命名規(guī)范。　　端口、信號、變量名的所有字母小寫：函數(shù)名、宏定義、參數(shù)定義用大寫　　使用簡稱、縮略詞（加上列表）　　基于含義命名（避免以數(shù)字命名的簡單做法），含義可分段（最多分三段），每一小段之間加下劃線”_”,如tx_data_val;命名長度一般限制在20個字符以內(nèi)。<

36、;/p>　　低電平有效信號，加后綴”_n”,如 rst_n　　無條件寄存的寄存信號在原信號上加ff1、ff2… 如原信號 data_in, 寄存一拍data_in_ff1,寄存兩拍data_in_ff2　　不能用 ”reg”,作為最后的后綴名，因為綜合工具會給寄存器自動加上_reg, 如果命名里就用_reg作為后綴名則擾亂了網(wǎng)

37、表的可讀性。　　5.統(tǒng)一的表達式書寫　　A. 括號的使用　　如果一個表達式的分組情況不是很明顯時，加上括號有助于理解。　　例如下面的代碼加上括號就清晰很多。　　if （&a==1’b1

38、&&!flag==1’b1 || b==1’b1） //　　改為：　　if （（&a==1’b1）&&（!flag==1’b1）||（ b==1’b1）） //　　適當?shù)氖褂每崭?l

39、t;/b>　　一般表達式在運算符的兩側(cè)要各留出一個空格，但定義比較長的表達式，去掉預(yù)先級高的運算符前的空格，使其與運算對象緊連在一起，可以更清晰的顯示表達式結(jié)構(gòu)。　　還是上面的例子：　　if （（&a==1’b1）&&（!flag==1’b1）|

40、|（ b==1’b1）） //　　改為：　　if （（&a == 1’b1）&&（!flag == 1’b1）||（ b == 1’b1）） //　　”<=”, ”==”前后都要加空格。&

41、lt;b>　　賦值要指明比特寬度　　賦值或者條件判斷時要注明比特寬度，注意表達式的位寬匹配。如：　　reg [4:0] signal_a;　　錯誤： 1 signal_a <= 5;　　if(signal_a == 5)</p&

42、gt;　　signal_a <= signal_b[3:0]+4;　　正確： 1 signal_a <= 5d5　　if(signal_a == 5d5)　　signal_a <= {1’b0, signal_b[3:0]+5d4<p&g

43、t;　　因為工具默認是32位寬，如果不注明位寬，工具檢查會報warning,而且這樣增加了設(shè)計的嚴謹性。　　6.統(tǒng)一的語句書寫――條件判斷結(jié)構(gòu)書寫方式　　A. 條件的完整性　　If else搭配使用，對于缺省的條件要寫”else；”；

44、　　If elsed 條件判別式要全面，比如if（a == 1’b0）;　　Case中的缺省條件要寫”default”；　　B.”if else”結(jié)構(gòu)：適用于復(fù)雜條件判斷的語句　　但對于復(fù)雜的條件判斷，使用？：如果不仔細分析條件的每一條路徑，就讓讀代碼搞不清它是到底要做什么。例如：<

45、;p>　　C = (!Ic&&!rc)?0(Ic?rc:Ic) // (?:)　　改為：　　always @(Ic or rc) // if else<

46、p>　　begin 　　if ((Ic==0)&&(rc==0))　　c = 0;　　else if (Ic==1)　　c = rc;&

47、lt;/p>　　else　　c = Ic;　　end　　即使是簡單的條件判斷，我們也必須使用IF-ELSE，當涉及復(fù)雜的條件判斷，使用IF-ELSE結(jié)構(gòu)以獲得清晰的結(jié)構(gòu)便于

48、理解和維護。因此必須使用IF-ELSE。　　C.”IF ELSE”結(jié)構(gòu)VS”CASE”結(jié)構(gòu)　　IF ELSE結(jié)構(gòu)綜合的結(jié)構(gòu)可能是與或非門構(gòu)成的，也可能是一組多路選擇器，而case結(jié)構(gòu)綜合結(jié)果一般會是多路選擇器，但對于可以優(yōu)化的case綜合工具會綜合出更簡單的結(jié)構(gòu)。　　所有對于可以寫出平行結(jié)構(gòu)的條件，優(yōu)先寫成cas

49、e結(jié)構(gòu)，例如地址譯碼等，條件之間有重復(fù)和嵌套的情況則是寫成if else結(jié)構(gòu)。　　D. Finite State Machine　　不允許有模糊不清的狀態(tài)機模式，所有的狀態(tài)機必須清晰明了。　　我們要求將狀態(tài)機的時序部分和組合邏輯部分分開。　　例如：<

50、;/b>　　module state4 (　　clock　　reset　　out　　);&l

51、t;/b>　　input reset 　　input clock;　　output [1:0] out;　　parameter [1:0] stateA=2’b00;　　paramete

52、r [1:0] stateB=2’b01;　　parameter [1:0] stateC=2’b10;　　parameter [1:0] stateD=2’b11;　　reg [1:0] state;　　reg [1:0] nextstat

53、e;　　reg [1:0] out;　　always @ (posedge clock)　　begin 　　if (reset ＝＝1，0’b0)　　state <= sta

54、teA;　　else　　state <= nextstate;　　end　　always @ (state)　　begin <

55、;/b>　　case (state)　　stateA: begin　　nextstate = stateB;　　end　　stateB: begin<p&g

56、t;　　nextstate = stateC;　　end　　stateC: begin　　nextstate = stateD;　　end　　stateD

57、: begin　　nextstate = stateA;　　end　　endcase　　end　　always@(p

58、ostdge clock or negedge reset)　　begin 　　if (reset＝＝1’b0)　　out <= 2’b0;　　else begin　　if (state

59、==…)　　out <= …;　　else　　out <= …;　　end<p

60、>　　end　　endmodule 　　7. 統(tǒng)一格式的always程序塊的書寫　　A. always 中的變量的賦值方式――阻塞與非阻塞賦值　　當進行時序邏輯建模時，always塊中使用非阻塞賦值――NON_BL

61、OCKING;　　參加如下代碼:　　always @(posedge clk or negedge rst_n)　　begin 　　if (rst_n == 1’b0;&l

62、t;p>　　myreg <= 1’b0;　　else　　myreg <= ‘DLY1’b1;　　end　　always塊中使用的NON_BLOCKING賦值時在”<=”前要

63、加上?！瓺LY，如上例；　　當使用always語句進行組合邏輯建模時，always塊中使用阻塞賦值――BLOCKING；　　參見如下代碼：　　always @（addr）　　begin</p

64、>　　case (addr)　　2’b00 : cs0_n=1’b0;　　2’b01 : cs0_n=1’b1;　　2’b10 : cs0_n=1’b0;　　2’b11 : cs0_n=1’b1;　　d

65、efault: cs0_n=1’b1;　　endcase　　end　　如果要使用always語句同時進行時序與組合邏輯建模時，一定使用非阻塞賦值；例如：　　//組合邏輯與時序邏輯在同一個alway

66、s塊中　　always@(posedge clk or negedge reset_n)　　begin　　if(reset_n==1’b0)　　out<=1’b0;

67、else　　begin　　case(count)　　2’b00 : out<= `DLY in_a;　　2’b01 : out<= `DLY in_b;　　2’

68、b10 : out<= `DLY in_c;　　2’b11 : out<= `DLY in_c;　　default: out<= `DLY in_a;　　end　　end<

69、/p>　　B．a(chǎn)lways中變量賦值的唯一性　　組合always塊一定要注意敏感量列表中的觸發(fā)項完整且不冗余；如果不是這樣，綜合的電路會與實際設(shè)計不符合，會報warning；　　不要再多個always模塊中對同一個reg型變量進行賦值；　　更不能再同一個always中隨一個變量雙重賦值

70、；　　例如：　　always@(posedge clk or posedge reset_n)　　begin　　if(reset_n==1’b0)　　ou

71、t<=1’b0;　　else　　out<= `DLY1’b1; //out 1 0　　out<= `DLY1’b0;　　end

72、　　推薦不要在一個always塊里給多個變量賦值。如果將一組條件相同的變量寫在一個always塊中更有利于可讀性的提高和功能的實現(xiàn)時候，可有例外情況，但請盡量多加注釋，以增加可讀性，并注意在組合always塊中不要出現(xiàn)LATCH（不如對狀態(tài)機的組合always塊及它對條件相似的多個變量賦值）；　　C．a(chǎn)lways中復(fù)位的書寫　　復(fù)位的

73、條件表達式及命名要和always敏感列表中的描述相統(tǒng)一，并且一定要使用異步復(fù)位。所有的復(fù)位必須低有效。　　例如：　　//　　always@(posedge clk ot negedge rst_n) //<p

74、>　　begin　　if(rst_n==1’b0)　　…　　else　　…

75、;　　end　　D．a(chǎn)lways的注釋　　要在每一個always塊之前加一段注釋，增加可讀性和便于調(diào)試。　　//cm carry count which …　　always@(posedge clk_xc or negedge rs

76、t_n)　　begin　　if(rst_n==1’b0)　　cm_carry_cnt<=1’b0;　　else　　cm_carry_cnt<=

77、#`DLY1’b1;　　end　　8．合理的注釋　　代碼中應(yīng)采用英文作詳細的注釋，注釋量應(yīng)達到代碼總量的50％以上。　　指示應(yīng)該與代碼一致，修改程序的時候一定要修改相應(yīng)的注釋；

78、　　注釋不應(yīng)重復(fù)代碼已經(jīng)表明的內(nèi)容，而是簡介的點明程序的突出特征；　　注釋應(yīng)該整個一個程序的線索和關(guān)鍵詞，它連接整個程序中分散的信息并它幫助理解程序中不能表明的部分。　　9．重用化設(shè)計　　層次結(jié)構(gòu)與模塊劃分</

79、p>　　層次設(shè)計的原理以簡單為主――盡量避免不必要的層次；層次結(jié)構(gòu)設(shè)計得好，在綜合中就不需要太多的優(yōu)化過程；　　模塊的劃分根據(jù)層次設(shè)計來決定――模塊化對于布線有很大幫助，模塊化的設(shè)計中要盡量減少全局信號的使用；　　通用的部分盡量提取出來作為一個共用模塊，同時為了適應(yīng)需求的更改也應(yīng)提供用戶定制模塊入庫的方式。

80、　　參數(shù)傳遞　　需要傳遞參數(shù)的模塊，在多次例化的時候統(tǒng)一都傳遞參數(shù)，不要例化同一個模塊，有的傳參數(shù)，有的不傳。　　模塊劃分的技巧：　　將不同的時鐘域分離開來；　　按照不同的設(shè)

81、計目標劃分成塊，分塊式應(yīng)在數(shù)據(jù)流方向上切分；　　在同一模塊中實現(xiàn)邏輯資源和算術(shù)資源的共享。　　二．關(guān)于REVIEW　　1．Review目的　　發(fā)現(xiàn)缺陷　　降低成本</b

82、>　　提高質(zhì)量　　2．流程　　完成第一個字模塊時，請?zhí)峤辉撃K代碼，進行規(guī)范檢查評審。　　Coding 期間每兩星期提交依次代碼和review報告。<p&g

83、t;　　Review報告主要包括內(nèi)容：　　Review工作時，review的代碼模塊　　參與人　　發(fā)現(xiàn)的缺陷和解決情況。　　Review建議：　　制定re

84、view計劃；（2）每次review代碼不超過500行。　　ANNEX　　CODE STYLE TEMPLATE　　This a template of verilog code file, including file header and the main body o

87、t;　　// IP Name : the top module_name of this ip, usually, is same as　　the small ip classified name just as UTOPIA　　// File name : file_name of this file ju

88、st as tx_fifo.v　　// Module name : module_name of this file just as TX_FIFO　　// Full name : complete English name of the abbreviated module_name<

89、p>　　// Author : Author　　// Email : Author’s email　　// Data : 2005/07/20　　// Version : current versi

90、on, just this: v1.0, must same as the CVS version　　//　　// Abstract : 　　//　　// Called

91、 by : Father module just as TX_PROC　　//　　// Modification history　　// -------------------------------------------------------

92、---------------------　　// Version Data(yyyy/mm/dd) name　　// Description　　//　　// $Log$</

93、p>　　//　　//*************************************************************　　//*******************　　//DEFINE(s)<p

94、>　　//*******************　　//`define UDLY 1 //Unit delay, for non-blocking assignments in sequential logic　　//*******************　　//DEFINE MODULE PORT&

95、lt;/p>　　//*******************　　module MODULE_NAME(　　//INPUT　　rest_n ,　　clk_* ,</p&g

96、t;　　a_din ,　　b_din ,　　//OUTPUT　　a_dout ,　　b_dout&

97、lt;p>　　);　　//*******************　　//DEFINE PARAMETER　　//*******************　　//Parameter(s)

98、//*******************　　//DEFINE INPUT　　//*******************　　input rst_n ; //reset, active low .　　input

99、 clk_* ; //clock signal, 50M .　　input [n:0] a_din ; //*****　　input [k:0] b_din ; //*****　　//*******************

100、　　//DEFINE OUTPUT　　//*******************　　output [m:0] a_dout ; //*****　　output [i:0] b_dout ; //*****

101、;　　//********************　　//OUTPUT ATTRIBUTE　　//********************　　//REGS　　reg [m:0] a_dout

102、; //*****　　//WIRES　　wire [i:0] b_dout ; //*****　　//*********************　　//INNER SIGNAL DECLARATION&

103、lt;/p>　　//*********************　　//REGS　　reg [3:0] counter ; //*****　　//WIRES&

104、lt;p>　　wire [7:0] temp1 ; //*****　　//*********************　　//INSTANTCE MODULE　　//*********************　　//***********

105、***************************************************　　//instance of module MODULE_NAME_A filename:module_name_a.v　　//**************************************************************

106、　　MODULE_NAME_A U_MUDULE_NAME_A(　　.A (A ),　　.B (B ),　　.C (C

107、 )　　);　　//*********************　　//MAIN CORE　　//*********************　　//Sequential logic s

108、tyle　　always@(posedge clk_* or negedge rest_n)　　begin : SEQ_BLOCK_NAME　　if (rst_n==1’b0)　　counter<=4’b0;

109、;　　else　　begin　　if (expression)　　counter <= #`DLY siginal_b;　　else;<p&

110、gt;　　end　　end // SEQ_BLOCK_NAME　　//Combinational logic style　　always@(signal_a or signal_b)　　begin:COM_BLOCK-NAME<

111、/p>　　case (expression)　　item1 :begin　　signal_c=*****;　　end　　item2 : //statement;<p

112、>　　default ://statement;　　endcase　　end // COM_BLOCK_NAME　　//*********************　　endmodule&

115、 IP Name : the top module_name of this ip, usually, is same as　　the small ip classified name just as UTOPIA　　// File name : macro.v　　//

116、 Module name : 　　// Full name : complete English name of the abbreviated module_name　　// Author : Author　　// Email

117、 : Author’s email　　// Data : 2005/07/20　　// Version : current version, just this: v1.0, must same as the CVS version

118、//　　// Abstract : 　　//　　// Called by : Father module .　　//</p

119、>　　// Modification history　　// ----------------------------------------------------------------------------　　// Version Data(yyyy/mm/dd) name

120、　　// Description　　//　　// $Log$　　//　　//*******************************

121、******************************　　//*******************　　//DEFINE(s)　　//*******************　　`define UDLY 1 //Unit delay,

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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