verilog復(fù)習(xí)題

1、VerilogVerilog復(fù)習(xí)題復(fù)習(xí)題一、填空題1.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)。2.可編程器件分為CPLD和FPGA。3.隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。4.目前國際上較大的PLD器件制造公司有ALtera和Xilinx公司。5.完整的條件語句將產(chǎn)生組合電路，不完整的條件語句將產(chǎn)生時(shí)序電路。6.阻塞性賦值符號為=，非阻塞性賦值符號為=。

2、7有限狀態(tài)機(jī)分為Moe和Mealy兩種類型。8、EDA縮寫的含義為電子設(shè)計(jì)自動化(ElectronicDesignAutomation)9狀態(tài)機(jī)常用狀態(tài)編碼有二進(jìn)制、格雷碼和獨(dú)熱碼。10VerilogHDL中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)。11系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為$，預(yù)編譯指令首字符標(biāo)志為#。12可編程邏輯器件的優(yōu)化過程主要是對速度和資源的處理過程。13、大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、固IP和硬IP。二、選擇題1、已

3、知“a=1b’1b=3b001”那么ab＝（C）(A)4b0011(B)3b001(C)4b1001(D)3b1012、在verilog中，下列語句哪個不是分支語句？（D）(A)ifelse(B)case(C)casez(D)repeat3、VerilogHDL語言進(jìn)行電路設(shè)計(jì)方法有哪幾種（8分）①自上而下的設(shè)計(jì)方法（TopDown）②自下而上的設(shè)計(jì)方法（BottomUp）③綜合設(shè)計(jì)的方法4、在verilog語言中，a=4b1011，那

4、么&a=（D）(A)4b1011(B)4b1111(C)1b1(D)1b05、在verilog語言中整型數(shù)據(jù)與（C）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。(A)8(B)16(C)32(D)646、大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是___C____。AFPGA全稱為復(fù)雜可編程邏輯器件；BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置

5、；D在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。7.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化___B______。①流水線設(shè)計(jì)②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平件的過程。⑷、仿真：就是按照邏輯功能的算法和仿真庫對設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯誤的過程，包括功能仿真和時(shí)序仿真。⑸、編程配置：將適配后生成的編程文件裝入到PLD器件的

6、過程，根據(jù)不同器件實(shí)現(xiàn)編程或配置。4、簡述VerilogHDL編程語言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同：⑴、函數(shù)中不能包含時(shí)序控制語句，對函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。⑵、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。⑶、函數(shù)必須包

7、含至少一個端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個或任何多個端口，且可以定義input、output和inout端口。⑷、函數(shù)必須返回一個值，而任務(wù)不能返回值，只能通過output或inout端口來傳遞執(zhí)行結(jié)果。5、簡述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。CPLD與FPGA都是通用可編程邏輯器件，均可在EDA仿真平臺上進(jìn)行數(shù)字邏輯電路設(shè)計(jì)，它們不同體現(xiàn)在以下幾方面：⑴FPGA集成度和復(fù)雜度高于CPLD，所以FPGA可實(shí)現(xiàn)

8、復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡單和低成本的邏輯電路設(shè)計(jì)。⑵、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而CPLD內(nèi)主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。⑶、FPGA工藝多為SRAM、flash等工藝，掉電后內(nèi)信息消失，所以該類型需外配存儲器，而CPLD工藝多為EEPROM等工藝，掉電后信息不消失，所以不用外配存儲器。⑷、FPGA相對CPLD成本高，但都可以在內(nèi)都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。四、