FPGA可編程互連資源的研究與設(shè)計(jì)實(shí)現(xiàn).pdf

1、現(xiàn)場(chǎng)可編程門陣列(FPGA)以其獨(dú)特的可重構(gòu)技術(shù)，以及低成本低風(fēng)險(xiǎn)等優(yōu)勢(shì)在過去的20年中迅速成為超大規(guī)模集成電路的重要器件之一，并逐步侵占專用集成電路(ASIC)的市場(chǎng)。決定FPGA獨(dú)特性能的一個(gè)至關(guān)重要的部分就是FPGA的結(jié)構(gòu)，它對(duì)最后生成器件的速度，面積，功耗都有非常重大的影響。而在整個(gè)FPGA結(jié)構(gòu)的設(shè)計(jì)中，可編程互連資源因其占到了整個(gè)芯片60％～70％的面積和延時(shí)而成為FPGA結(jié)構(gòu)設(shè)計(jì)的重中之重。
　　國(guó)外的FPGA芯片設(shè)計(jì)

2、技術(shù)已經(jīng)日趨成熟，尤其是Xilinx和Altera兩大FPGA供應(yīng)廠商，但是我國(guó)的FPGA芯片設(shè)計(jì)技術(shù)卻相對(duì)落后。本文總結(jié)了國(guó)內(nèi)外FPGA互連資源的研究現(xiàn)狀，圍繞我國(guó)具有自主知識(shí)產(chǎn)權(quán)的FPGA芯片的互連結(jié)構(gòu)的設(shè)計(jì)實(shí)現(xiàn)展開，并且提出了一種基于折線的新型FPGA互連資源架構(gòu)。
　　首先根據(jù)FPGA互連資源原理在可編程開關(guān)的設(shè)計(jì)上作了有益的探討:提出了MUX+Buffer的新型可編程互連開關(guān)結(jié)構(gòu)，使得互連線的延遲能夠有效地預(yù)測(cè)，同時(shí)給出

3、了一種新型的MUX編碼方法，其面積延時(shí)積減少了11％，帶上拉的Buffer結(jié)構(gòu)使延遲減少了7％。
　　然后將這兩種設(shè)計(jì)方法應(yīng)用到實(shí)際芯片當(dāng)中，結(jié)合分組扭線，終端懸線互補(bǔ)對(duì)接等原理設(shè)計(jì)實(shí)現(xiàn)了FDP2009的可編程互連資源，并通過全定制的方法用0.18um工藝流片實(shí)現(xiàn)。芯片為32×48的邏輯陣列，包含3072個(gè)可編程邏輯單元，單倍線，6倍線，長(zhǎng)線三種互連線，每個(gè)水平和豎直通道各包含102根互連線，另外還有IO互連，塊RAM互連，時(shí)鐘網(wǎng)

4、絡(luò)等專用互連線。結(jié)合項(xiàng)目組自主研發(fā)的CAD設(shè)計(jì)軟件FDE對(duì)實(shí)際芯片的各種可編程互連資源進(jìn)行了軟硬件協(xié)同測(cè)試，測(cè)試結(jié)果表明，F(xiàn)DP2009的可編程互連資源的測(cè)試結(jié)果與仿真結(jié)果一致，其設(shè)計(jì)功能完全正確。
　　最后在總結(jié)了FDP2009可編程互連資源設(shè)計(jì)的基礎(chǔ)之上，為進(jìn)一步節(jié)省面積，提升互連速度，提出了一種基于折線的新型互連架構(gòu)。這種架構(gòu)打破了傳統(tǒng)互連資源設(shè)計(jì)基于水平和豎直通道的概念，充分利用了折線的轉(zhuǎn)角功能。在通用布局布線工具VPR中