可編程時鐘管理技術(shù)研究與實現(xiàn).pdf

1、現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)電路依靠其可編程特性和易用性優(yōu)勢，在系統(tǒng)設(shè)計領(lǐng)域的應(yīng)用十分廣泛。隨著市場對系統(tǒng)規(guī)模和性能追求的日益提升，在FPGA電路容量、速度和復(fù)雜度方面都產(chǎn)生了更高的需求。通過在FPGA電路的架構(gòu)中加入時鐘管理模塊，應(yīng)用可編程時鐘管理技術(shù)，可以有效簡化內(nèi)部時鐘應(yīng)用方案的設(shè)計，并改善由于規(guī)模增大、面積增加引起的時鐘延遲對系統(tǒng)速度的影響。因而近年來時鐘管理成為FP

2、GA電路中不可或缺的組成要素。研究可編程時鐘管理技術(shù)研究、設(shè)計實現(xiàn)適用于FPGA的可編程時鐘管理器，具有一定的實際應(yīng)用價值。
　　本文首先介紹了基于數(shù)字電路實現(xiàn)時鐘管理的背景和原理研究，包含了FPGA內(nèi)部時鐘網(wǎng)絡(luò)環(huán)境以及時鐘去歪斜、相移、頻率綜合這三個重要類型的時鐘管理功能。文中給出了基于上述技術(shù)、綜合實現(xiàn)三種時鐘管理功能的可編程數(shù)字時鐘管理器電路的設(shè)計，包括總體架構(gòu)、工作流程、數(shù)字延遲鏈、時鐘去歪斜控制、粗/細粒度相移控制模塊、

3、粗/細粒度數(shù)字頻率綜合控制模塊等。此外，對該電路支持的動態(tài)重配置接口的設(shè)計進行了說明。通過仿真，對時鐘管理功能、工作頻率、相移范圍進行了分析和驗證，并對結(jié)果進行匯總、為同類電路的設(shè)計及時鐘管理技術(shù)應(yīng)用的關(guān)鍵點提供參考。接著描述了包含該時鐘管理器模塊的小型驗證電路的設(shè)計方案和測試方案，給出流片實測的結(jié)果和分析。實測驗證表明，該電路實現(xiàn)了預(yù)期設(shè)計指標(biāo)，具備時鐘去歪斜、同頻0°/90°/180°/270°四相位相移、2倍頻、粗粒度分頻（分頻系

4、數(shù)1.5、2.0、2.5、……、7.0、7.5、8、9、……、16可選）、細粒度頻率綜合（倍頻系數(shù)M范圍:2～32整數(shù)，分頻系數(shù)D范圍:1～32整數(shù)）、細粒度相移（支持固定與可變模式，可變模式支持正相移和中心相移模式）、支持動態(tài)重配置的功能。電路工作頻率覆蓋1 MHz～400 MHz范圍，其中基于使用數(shù)字延遲鎖環(huán)實現(xiàn)的功能工作范圍為輸入19MHz～400MHz，同頻輸出19 MHz～400 MHz，2倍頻輸出38MHz～400MHz，分