時分交替ADC系統(tǒng)數(shù)字校準算法與FPGA實現(xiàn).pdf

1、隨著現(xiàn)代通信與信號處理技術(shù)的不斷發(fā)展，對于高速高精度AD轉(zhuǎn)換器的需求越來越大。但是，隨著集成電路工藝中電路特征線寬的不斷減小，在傳統(tǒng)單通道ADC框架下同時實現(xiàn)高速、高精度的數(shù)模轉(zhuǎn)換愈加困難。此時，時分交替ADC作為一個切實有效的解決辦法受到了更多的關(guān)注，并成為了將來的發(fā)展方向。在理想情況下，通過M路低速高精度ADC的時分交替并行采樣，可以在同等精度的條件下，將系統(tǒng)數(shù)據(jù)轉(zhuǎn)換速率提升至單通道轉(zhuǎn)換速率的M倍，從而同時實現(xiàn)高速與高精度。然而，由

2、于工藝原因，系統(tǒng)各ADC通道間存在偏置、增益、時鐘等多種通道失配，使得系統(tǒng)動態(tài)性能下降。因此，需要對系統(tǒng)輸出進行通道失配校準。
　　 論文首先分析了通道失配的產(chǎn)生原因，并且推導了各類失配對于系統(tǒng)動態(tài)性能的影響。對現(xiàn)有的一些通道失配校準算法與方案做了介紹，分析了其優(yōu)缺點。并且在此基礎(chǔ)上，提出了一種新的基于自適應(yīng)信號處理的全數(shù)字化通道失配校準算法。用LMS算法對通道偏置失配、增益失配進行了聯(lián)合自適應(yīng)校準。以通道方差最小化為目標函數(shù)，

3、設(shè)計了一種新的基于鏡像頻率調(diào)制的信號重構(gòu)算法，結(jié)合相應(yīng)的限差分逼近法參數(shù)逼近算法對時鐘失配進行自適應(yīng)校準。
　　 以含有失配的14位200MHz，2通道時分交替ADC系統(tǒng)為例對本文提出算法進行了定點仿真驗證，并且基于ALTERA公司的STRATIXⅢ系列FPGA對其中時鐘失配校準部分進行了電路設(shè)計。在設(shè)計過程中使用了流水，折疊等多種優(yōu)化算法，使所設(shè)計電路具有較低的電路復(fù)雜度，同時具有較高的工作頻率。算法仿真驗證以及電路功能仿真驗