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1、本文對(duì) DRAM BLC 的改善進(jìn)行了探討。本研究采用DOE的方法對(duì)其測(cè)試條件,相關(guān)工藝,解決方法進(jìn)行層層深入的分析最終把BLC的良率損失降到小于0.5%的水平。主要內(nèi)容包括: ⑴BLC的測(cè)試條件主要為將電容充放電時(shí)間12ns縮短到8ns和降低字線(xiàn)電壓以限制通過(guò)MOS管的電流。由此可見(jiàn)BLC的良率損失主因?yàn)殡娙莸某浞烹娝俣冗^(guò)小。 ⑵電流過(guò)小即電阻過(guò)大,在Deep Trench DRAM 結(jié)構(gòu)中,從電容到位線(xiàn)的阻值包括Po
2、ly1,2,3電阻,Buried strip 電阻,溝道電阻,連接孔電阻。其中溝道電阻受其它條件制約,改變范圍不大。連接孔電阻值很小,無(wú)改善空間。減小電阻的方向鎖定在3層Poly電阻和Buried strip 電阻。 ⑶Buried strip 連接窗的高度由Recess 2的深度減去Recess 3的深度決定。實(shí)驗(yàn)結(jié)果表明雖然加大Recess 2的深度或者降低Recess 3的深度會(huì)減小Buried strip電阻值。但同時(shí)會(huì)
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