超深亞微米CMOS集成電路功耗估計(jì)方法及相關(guān)算法研究.pdf

1、隨著集成電路工藝技術(shù)的不斷進(jìn)步，集成電路產(chǎn)業(yè)已經(jīng)進(jìn)入深亞微米和納米工藝時(shí)代，工藝的進(jìn)步對(duì)設(shè)計(jì)方法學(xué)提出了新的挑戰(zhàn)。過(guò)去VLSI設(shè)計(jì)者主要關(guān)心的是面積與速度，而現(xiàn)在，由于現(xiàn)代通信類(lèi)和消費(fèi)類(lèi)產(chǎn)品需求的迅速增長(zhǎng)，尤其是便攜式設(shè)備和無(wú)線設(shè)備的大量涌現(xiàn)都對(duì)集成電路的低功耗、高性能和小體積提出了更高要求。功耗問(wèn)題已經(jīng)與面積和速度一起成了VLSI設(shè)計(jì)者關(guān)心的中心問(wèn)題。功耗分析和優(yōu)化是VLSI低功耗設(shè)計(jì)問(wèn)題的兩大主要內(nèi)容。其中功耗分析問(wèn)題主要關(guān)心的是在

2、設(shè)計(jì)過(guò)程中不同的設(shè)計(jì)階段均可對(duì)功耗進(jìn)行準(zhǔn)確估計(jì)，確保設(shè)計(jì)不違反設(shè)計(jì)功耗指標(biāo)，增加設(shè)計(jì)成功的信心。當(dāng)前，已有不少關(guān)于平均功耗估計(jì)的方法和EDA工具，所以本文著重于研究不同邏輯電路泄漏功耗、最大功耗的估計(jì)方法以及門(mén)控時(shí)鐘在低功耗設(shè)計(jì)中的應(yīng)用問(wèn)題。 本文的主要工作如下：首先分析了CMOS電路功耗的組成和相應(yīng)的功耗模型，總結(jié)了已有的用于功耗估計(jì)的靜態(tài)方法和動(dòng)態(tài)方法。 其次根據(jù)電路處于待機(jī)或空閑模式時(shí)，靜態(tài)功耗的大小與電路所處的狀

3、態(tài)有關(guān)的特點(diǎn)，提出了基于遺傳算法(GA)的CMOS電路泄漏功耗估計(jì)方法。通過(guò)該方法，能夠找出電路處于待機(jī)或空閑模式時(shí)產(chǎn)生靜態(tài)功耗最低的輸入向量。設(shè)計(jì)人員可以根據(jù)估計(jì)結(jié)果對(duì)設(shè)計(jì)進(jìn)行修改。當(dāng)電路處于待機(jī)或空閑模式時(shí)，通過(guò)設(shè)計(jì)專門(mén)的電路模塊，將該向量加入電路的原始輸入端或部分模塊的輸入端，可以減小電路的靜態(tài)功耗。 第三，由于SRAM的模擬電路特點(diǎn)，已有的門(mén)級(jí)EDA工具無(wú)法估計(jì)SRAM的泄漏功耗。第四章給出了一種基于模擬的SRAM泄漏功

4、耗估計(jì)方法。在分析了SRAM邏輯結(jié)構(gòu)中各子電路的泄漏功耗的產(chǎn)生機(jī)制的基礎(chǔ)上，建立了SRAM的泄漏功耗模型，然后對(duì)SRAM的泄漏功耗進(jìn)行估算。 第四，電路的最大功耗影響電路的可靠性、電源線和地線的設(shè)計(jì)等問(wèn)題。第五章提出了基于遺傳模擬退火算法(GSAA)的CMOS組合集成電路最大功耗估計(jì)方法。同時(shí)對(duì)GA和GSAA做了對(duì)比，仿真結(jié)果表明GSAA比GA估計(jì)精度更好，速度更快。第六章將GSAA算法應(yīng)用于時(shí)序集成電路最大功耗估計(jì)。仿真結(jié)果表