SoC的層次式測試方法研究.pdf

1、以超深亞微米(VDSM)工藝和IP核復用技術(shù)為支撐的片上系統(tǒng)SoC技術(shù)正得到迅速發(fā)展。SoC芯片以其功能強、體積小、功耗低和開發(fā)周期短等優(yōu)點而具有巨大的市場需求。但是SoC芯片的極端復雜性和極高的工作頻率以及嵌入式IP核的應用使得對SoC的測試和驗證變的非常困難。SoC的測試包含許多方面的內(nèi)容：可測試性電路設(shè)計DFT方法的研究、故障模型研究、測試激勵檢測矢量的自動產(chǎn)生ATPG算法研究、測試訪問接口Wrapper設(shè)計、測試訪問機制TAM的

2、設(shè)計與優(yōu)化、測試調(diào)度問題研究、測試激勵檢測矢量產(chǎn)生及測試響應獲取的硬件電路實現(xiàn)方法研究以及SoC中IP核間互連總線的動態(tài)故障模型研究等。
　　 本文的研究范圍主要包括五個部分：如何簡化片上系統(tǒng)SoC內(nèi)部互連總線集總參數(shù)模型；如何設(shè)計有效的片上系統(tǒng)SoC內(nèi)部互連總線的故障模型并給出硬件實現(xiàn)；如何設(shè)計支持層次式訪問的IP核測試訪問接口；如何對多頻IP核的測試訪問接口進行設(shè)計并給出優(yōu)化算法；如何對多層多頻SoC的測試訪問機制TAM 進

3、行設(shè)計與優(yōu)化并同IP核的測試訪問接口優(yōu)化算法以及測試調(diào)度的問題進行集成從而使得SoC在一定約束下的測試時間最小。各個部分工作簡介如下：隨著SoC的工作頻率不斷提高以及線間距離的不斷減小，內(nèi)部互連線發(fā)生串擾的可能性大大的增加了。然而已有估計方法要么計算過于復雜，要么估計誤差較大。
　　 本文首先在對已有的估計方法進行研究的基礎(chǔ)上，提出一種簡單有效的新的串擾估計方法。文中對這種估計方法的估計效果和Hspice的仿真結(jié)果進行了比較。研

4、究了已有的SoC內(nèi)部IP核間互連線間的串擾故障激勵檢測模型，對串擾故障的產(chǎn)生機理、測試矢量集等方面進行了詳細的分析，提出了兩種更加有效的串擾故障的激勵檢測模型，給出了理論分析結(jié)果，表明了模型的有效性。并通過軟件和硬件兩種方式來實現(xiàn)該模型，給出了具體的軟件實現(xiàn)的流程，分析了軟件實現(xiàn)方式的優(yōu)缺點，同時還給出了硬件實現(xiàn)方式的具體模塊的結(jié)構(gòu)，詳細分析了測試矢量產(chǎn)生單元、測試響應獲取單元以及測試控制單元的邏輯實現(xiàn)和所需的硬件開銷。研究了層次式So

5、C 測試訪問接口的特殊性并結(jié)合已有的研究成果，提出了一種可兼容IEEE 1149.1和P1500兩種標準并同時支持層次式集成的測試訪問接口設(shè)計方案，文中給出了該方案的硬件開銷以及控制方式的詳細分析。詳細研究了多頻IP核的測試訪問接口設(shè)計的已有研究成果并在此基礎(chǔ)上提出了新的多頻測試訪問接口的設(shè)計實現(xiàn)方案與優(yōu)化算法，并結(jié)合ITC’02中的標準測試電路對硬件實現(xiàn)時的額外開銷進行了分析。詳細研究了多層多頻SoC的測試訪問機制TAM 設(shè)計與優(yōu)化問