SOC中的連線模型與面向布局布線的設(shè)計(jì)方法及時(shí)延-功耗優(yōu)化方法研究.pdf_第1頁(yè)
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1、　　本文主要針對(duì)SOC中的連線模型以及從連線設(shè)計(jì)角度對(duì)版圖設(shè)計(jì)中的時(shí)延、功耗以及設(shè)計(jì)方法進(jìn)行研究?！　∩顏單⒚坠に囅逻B線時(shí)延是引起時(shí)序收斂問(wèn)題的主要原因，在芯片的設(shè)計(jì)初期就要考慮連線設(shè)計(jì)對(duì)芯片性能的影響。為了能盡早地對(duì)連線時(shí)延進(jìn)行分析和優(yōu)化，提出了一種從庫(kù)中提取數(shù)據(jù)構(gòu)建針對(duì)具體工藝、具體庫(kù)的連線時(shí)延模型的方法。以/UMC/0.18μm工藝下的VST(VirtualSiliconTechnology)庫(kù)為例，在創(chuàng)建計(jì)算簡(jiǎn)單方便又非常精確

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