2023年全國碩士研究生考試考研英語一試題真題(含答案詳解+作文范文)_第1頁
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文檔簡介

1、隨著半導(dǎo)體技術(shù)的快速發(fā)展,晶體管特征尺寸的不斷縮小,集成電路規(guī)模的不斷增大,芯片的工作速率變得越來越高,客觀上對芯片間通信的要求也成比例地增加。然而,由于I/O端口數(shù)目增加速度緩慢,所以就相應(yīng)地要求每個I/O端口的平均傳輸帶寬不斷增加。相比于傳統(tǒng)的電信號傳輸,光纖傳輸由于其帶寬大、功耗低、延遲小及抗干擾能力強等優(yōu)點,成為芯片間高速數(shù)據(jù)傳輸?shù)氖走x。
   復(fù)接器是光發(fā)射機中的重要模塊,它將多路低速數(shù)據(jù)合并為一路高速數(shù)據(jù)。雖然大部分

2、獨立的復(fù)接器芯片設(shè)計中,并沒有涉及到時鐘相關(guān)的電路;然而,在一個完備的系統(tǒng)中,復(fù)接器需要結(jié)合相應(yīng)的時鐘處理電路(包括時鐘產(chǎn)生和相位對準(zhǔn))才能正常工作。本文通過對現(xiàn)存的時鐘處理技術(shù)進行分析比較,結(jié)合應(yīng)用的實際,采用鎖相環(huán)技術(shù)分別設(shè)計并實現(xiàn)了兩種全集成的復(fù)接器電路。
   本文首先簡要介紹鎖相環(huán)技術(shù)及復(fù)接器原理,然后詳細分析時鐘數(shù)據(jù)恢復(fù)電路的結(jié)構(gòu)、原理及其設(shè)計方法,并將其應(yīng)用于本文的電路設(shè)計中。
   采用SMIC0.18μ

3、m1P6M混合信號CMOS工藝設(shè)計了一個應(yīng)用于芯片間光互連的具有時鐘提取功能的10Gb/s2:1半速率復(fù)接器。時鐘提取環(huán)路基于Bang-Bang型鎖相環(huán),采用了Pottbacker鑒頻鑒相器,3級環(huán)形差分SGHz壓控振蕩器、V/I電路以及二階低通濾波器,電容全部片內(nèi)集成。2:1復(fù)接器采用主從-主從主結(jié)構(gòu)的半速率復(fù)接器。整個芯片面積為670μm×760μm,在1.8V的電源下功耗為180mW,其中核心電路功耗108mW。時鐘提取環(huán)路的牽引

4、范圍為1GHz,提取出的時鐘的單端擺幅超過300mV,RMS抖動為1.9ps,1MHz頻偏處的相位噪聲為-114dBc/Hz。半速率復(fù)接器復(fù)接出的10Gb/s數(shù)據(jù)單端擺幅大于300mV。
   采用SMIC0.18μm1P6M混合信號CMOS工藝設(shè)計了一個應(yīng)用于芯片間光互連的具有時鐘提取及倍頻功能的5Gb/s2:1全速率復(fù)接器。時鐘提取環(huán)路基于Bang-Bang型鎖相環(huán),并增加了1:2分頻電路。2:1全速率復(fù)接器在半速率復(fù)接器的

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