SRAM PVT補(bǔ)償方法研究及電路實(shí)現(xiàn).pdf

1、隨著集成電路工藝尺寸向著超深亞微米級甚至納米級的進(jìn)一步縮小，芯片單位面積上的功耗密度不斷上升，這使功耗成為集成電路設(shè)計(jì)中必須考慮的關(guān)鍵問題。亞閾值設(shè)計(jì)通過降低系統(tǒng)的電源電壓至亞閾值區(qū)域有效地降低系統(tǒng)的功耗。然而，在亞閾值區(qū)域的MOS晶體管呈現(xiàn)出與其在強(qiáng)反型區(qū)域(Vdd>Vth)完全不同的電氣特性，其性能更易受工藝、電源電壓、溫度(Process、Voltage、Temperature，PVT)波動的影響。如何提高亞閾值設(shè)計(jì)(特別是亞閾值

2、SRAM)的魯棒性成為本文的研究重點(diǎn)。
　　 本文首先分析了MOS管隨著電源電壓的下降所體現(xiàn)出的性能差異，然后以反相器為示例分析了基本邏輯功能單元在進(jìn)入亞閾值區(qū)域后受PVT波動的影響。最后，本文提出一種亞閾值SRAM PVT波動補(bǔ)償方案。該方案在系統(tǒng)級通過設(shè)計(jì)SRAM片上讀出時(shí)間檢測電路，同時(shí)對電源電壓進(jìn)行閉環(huán)反饋控制，確保SRAM在不同的工作環(huán)境下均能正常工作并且最大程度的降低電源電壓以達(dá)到降低功耗的目的；在電路級提出自適應(yīng)提

3、高亞閾值魯棒性的電路，該電路自適應(yīng)的提高亞閾值SRAM的讀噪聲容限和保持噪聲容限。
　　 本文的創(chuàng)新點(diǎn)包括：
　　 SRAM系統(tǒng)級補(bǔ)償方案
　　 該補(bǔ)償電路通過判斷亞閾值SRAM的讀出時(shí)間來判定SRAM的工藝角及溫度，進(jìn)而自適應(yīng)調(diào)節(jié)SRAM的電源電壓。以達(dá)到在滿足SRAM讀出時(shí)間的要求的同時(shí)，最大限度的降低SRAM功耗的目的。仿真結(jié)果顯示：在亞閾值SRAM工作在500KHz的頻率下，該電路能正常工作。并能在(0.

4、3～0.6)V之間自適應(yīng)的調(diào)節(jié)SRAM電源電壓，確保SRAM的讀出時(shí)間在(0.375～0.625)us之間。
　　 SRAM電路級補(bǔ)償方案
　　 提出一款提高亞閾值SRAM存儲單元讀噪聲及保持噪聲容限的電路。該電路通過檢測MOS管閾值電壓判定亞閾值SRAM存儲單元所處工藝狀態(tài)，進(jìn)而調(diào)節(jié)PMOS管襯底電壓達(dá)到提高亞閾值存儲單元工藝魯棒性的目的。仿真結(jié)果表明，采用本設(shè)計(jì)后，亞閾值6T存儲單元在電源電壓300mV時(shí)的讀噪聲容限

5、及保持噪聲容限的均值(mean)分別提高18％和0.7％，標(biāo)準(zhǔn)差(Std)分別提高了82％和29.4％。與此同時(shí)，本文設(shè)計(jì)還具有寬工作電源電壓的特點(diǎn)，在電源電壓(0.2～0.5)V范圍內(nèi)均可以有效提高存儲單元的保持噪聲和讀噪聲容限，而幾乎沒有降低寫噪聲容限。同時(shí)，為了便于多電源電壓系統(tǒng)中亞閾值SRAM與其余模塊相連接，本文提出了一款業(yè)閾值時(shí)鐘限幅電路。測試結(jié)果顯示該電路在300mV時(shí)很好的起到限幅反相的作用。
　　 設(shè)計(jì)一款可編