SRAM軟故障偵測與糾錯方法研究及其電路實現(xiàn).pdf

1、BISR的本質(zhì)是自動實現(xiàn)電路內(nèi)部糾錯的功能。為監(jiān)督SRAM中176bit寬的并行數(shù)據(jù)，本文提出一種基于擴(kuò)展?jié)h明碼的BISR電路優(yōu)化技術(shù)。
　　 本文工作主要目標(biāo)有二：
　　 一是基于XOR運(yùn)算的可交換性原理來構(gòu)造可合并項的特征圖，梳理XOR-Tree之后盡量共用電路單元，比較優(yōu)化前和優(yōu)化后所需要的XOR數(shù)；
　　 二是應(yīng)用TSMC90nm工藝庫，在優(yōu)化XOR-Tree的基礎(chǔ)上，進(jìn)行物理層設(shè)計電路，詳細(xì)地分析與改進(jìn)

2、具體的設(shè)計。
　　 論文的主要內(nèi)容有四：
　　 (1)研究了ECC技術(shù)的發(fā)展歷史以及ECC技術(shù)目前所取得的成就，分析了目前技術(shù)的主要優(yōu)缺點，達(dá)到了對ECC技術(shù)的基本掌握；
　　 (2)針對目前主流的編解碼技術(shù)，通過分析項目的實際情況，比較幾種算法；
　　 (3)參考前人所做工作，設(shè)計出輸入輸出陣列圖，以便分析XOR-Tree結(jié)構(gòu)，在保證電路功能不變的情況下，精簡電路所使用的邏輯單元；
　　 (4)

3、對電路進(jìn)行了物理層次設(shè)計，主要針對時序、面積以及功耗進(jìn)行了分析和優(yōu)化，對比了優(yōu)化前和優(yōu)化后的結(jié)果，指出了進(jìn)一步優(yōu)化電路的建議和想法。
　　 仿真結(jié)果的關(guān)鍵數(shù)據(jù)顯示，時延與面積分別降低了約28％和約35％，功耗也有顯著的降低，約36％。最終版圖后時延為1.5ns，面積為6200μm2，平均功耗是0.54mW，表明了本優(yōu)化方法的有效性。
　　 研究結(jié)論認(rèn)為：針對SRAM中部分需要重復(fù)多次的電路，可以考慮先分析電路結(jié)構(gòu)。例如本