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文檔簡介
1、本論文的工作集中在對手機(jī)芯片的輸入輸出接口(I／O)進(jìn)行時序驗證。本芯片采用Synopsys完整的、基于統(tǒng)一功率格式(UPF)的低功耗綜合、物理實現(xiàn)和驗證流程,是國內(nèi)首款采用40納米工藝技術(shù)的3G智能手機(jī)基帶處理器。它不僅具有極高的性能,支持下行速率為21Mbps(HSDPA)和上行11.5 Mbps速率(HSUPA)的通信、2G和3G平臺共用的可擴(kuò)展架構(gòu),同時,借助其內(nèi)部集成的一個電源管理單元確保了該手機(jī)芯片在工作和待機(jī)狀態(tài)時出色的功
2、率性能。
論文在對數(shù)字集成電路的流程做了深入的討論后,對深亞微米下超大規(guī)模集成電路的時序驗證方法進(jìn)行了介紹,對其基本特點、常見方法進(jìn)行了對比分析。在此基礎(chǔ)上介紹了靜態(tài)時序分析的基本概念、原理的同時也對靜態(tài)時序分析工具Prime Time的工作流程做了詳細(xì)的論述。進(jìn)而還研究了運用靜態(tài)時序分析工具,實現(xiàn)電路時序優(yōu)化和收斂的方法。最后對手機(jī)芯片I／O接口的信息做了基本的介紹,重點對主處理器ARMTM1176的嵌入式跟蹤宏單元ET
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