基于掃描鏈重排序的低功耗測(cè)試方法研究.pdf

1、集成電路(IC)廣泛應(yīng)用于各行各業(yè)，是計(jì)算機(jī)、數(shù)字家電等電子設(shè)備的“心臟”。隨著集成電路的規(guī)模越來越大，結(jié)構(gòu)越來越復(fù)雜，集成電路的測(cè)試變得更加困難，測(cè)試成本在IC產(chǎn)品成本中所占的比重越來越高，以至于超過制造成本。
　　掃描測(cè)試是集成電路通常采用的測(cè)試方法之一，其功耗遠(yuǎn)遠(yuǎn)高于正常工作時(shí)的功耗，掃描測(cè)試的功耗主要包括以下三個(gè)方面：1、將測(cè)試數(shù)據(jù)移入掃描鏈過程中產(chǎn)生的功耗；2、捕獲測(cè)試響應(yīng)數(shù)據(jù)時(shí)產(chǎn)生的功耗；3、將測(cè)試響應(yīng)數(shù)據(jù)移出掃描鏈過

2、程中產(chǎn)生的功耗。隨著集成電路規(guī)模的不斷增大，功耗問題日益成為掃描測(cè)試研究的焦點(diǎn)問題。
　　為了解決上述問題，本文提出一種基于掃描鏈重排序的低功耗掃描測(cè)試方法。一方面，考慮掃描單元之間的聯(lián)系，將擁有相同邏輯值概率較大的掃描單元盡可能地放在相鄰的位置，從而降低測(cè)試向量在相鄰掃描單元之間進(jìn)行移位時(shí)引起的掃描鏈內(nèi)部功耗；另一方面，考慮各個(gè)掃描單元對(duì)組合電路功耗的影響程度，將對(duì)組合電路功耗影響較大的掃描單元盡可能地放在靠近掃描鏈輸入端的位置