基于片上時鐘的全速測試電路的設(shè)計.pdf

1、隨著集成電路工藝特征尺寸的縮小，系統(tǒng)芯片復(fù)雜度及工作頻率的提高，傳統(tǒng)的可測性設(shè)計方案已不能滿足量產(chǎn)測試需求，這在檢測與時序相關(guān)的故障時顯得尤為突出。全速測試是指芯片在實際工作頻率下進行測試，是檢測時延故障的有效手段。通過將全速測試與傳統(tǒng)的測試方法相結(jié)合來完成整個系統(tǒng)芯片的可測試設(shè)計可以有效的降低芯片測試成本，同時保證測試質(zhì)量。
　　通過對全速時延測試方法的研究，論文從全速測試高頻時鐘的提供和全速測試方法兩方面進行電路設(shè)計。本文首先

2、設(shè)計一種片上時鐘控制器來配置不同測試模式所需的時鐘，利用片上時鐘來提供全速測試捕獲階段的高頻時鐘，避免對外部昂貴測試設(shè)備的需求，從而大大降低測試成本;同時，該電路可以提供一種可編程的捕獲時鐘脈沖，既可以產(chǎn)生多個連續(xù)脈沖，也可以產(chǎn)生不連續(xù)的脈沖，滿足了多周期捕獲和多周期路徑的測試需求。然后，設(shè)計一種增強型掃描流水線電路來實現(xiàn)混合LOES-LOCATPG方法，電路中流水線使能信號由掃描鏈中的寄存器控制，根據(jù)測試圖形中該寄存器的的值來靈活選擇

3、LOC（Launch-on-capture）或LOES(Launch-on-extra-shift)的ATPG方法，利用該電路可以在單次ATPG運行中實現(xiàn)混合LOES-LOC的測試圖形生成，從而提高芯片的測試覆蓋率，且不需要額外的引腳開銷。
　　本文選擇SEP0611芯片平臺進行設(shè)計方案驗證，該芯片基于TSMC65nm工藝，最高工作頻率600MHz。實驗數(shù)據(jù)表明:同Synopsys工具自動插入的片上時鐘控制器電路相比，在獲得相同測