基于IP包處理的多線程流水線處理器ASIC設計與實現(xiàn).pdf

1、網(wǎng)絡用戶和數(shù)據(jù)流量的指數(shù)級增長，要求網(wǎng)絡處理的帶寬更寬、速度更快。網(wǎng)絡處理器作為一種基于可編程的ASIC處理器，它可為系統(tǒng)提供類似ASIC的高性能處理速度，而且可以提供類似通用處理器的靈活性。因此滿足很多應用的性能要求。
　　 作為網(wǎng)絡處理器中的核心設計單元，多線程流水線處理器的任務就是完成對所有經(jīng)過網(wǎng)絡處理器的數(shù)據(jù)包校驗和驗證，包頭處理和分類，表查找和轉(zhuǎn)發(fā)，包在存儲單元的存儲，包頭修改，包往正確端口的轉(zhuǎn)發(fā)等。因此，多線程流水線

2、處理器設計的好壞很大程度上決定了網(wǎng)絡處理器的性能，多線程流水線處理器的頻率高低直接影響整個設計平臺的工作頻率，吞吐量以及整體性能。
　　 本文主要完成多線程流水線處理器的設計優(yōu)化以及實現(xiàn)工作：首先對多線程流水線處理器的指令集以及五級流水線設計和結(jié)構(gòu)進行了詳細分析。多線程流水線處理器主要針對網(wǎng)絡數(shù)據(jù)包的處理，相較于一般指令集，多線程流水線處理器指令集對其中一些指令進行了增減；針對多線程流水線處理器在設計時的流水線沖突問題，對于數(shù)據(jù)

3、沖突和控制沖突分別進行了分析并給出了解決方案。其次，在完成基于SMIC0.13μm工藝的ASIC實現(xiàn)過程中，首先分析了從FPGA到ASIC設計的轉(zhuǎn)換過程中遇到的問題及解決方案。其次，從綜合約束、綜合器優(yōu)化，設計優(yōu)化等方面論述了XDNP多線程流水線處理器及仲裁的綜合和優(yōu)化過程，重點說明了綜合的時序違例和優(yōu)化采取的方法。經(jīng)過優(yōu)化后的多線程流水線處理器最高工作頻率達到300MHz，超過系統(tǒng)設計目標頻率要求，并且完成了對多線程流水線處理器的綜合