基于32nm CMOS工藝的互連線(xiàn)串?dāng)_及延時(shí)的分析與優(yōu)化.pdf

1、隨著硅CMOS制造工藝進(jìn)入到納米級(jí)階段,集成電路芯片上的互連線(xiàn)尺寸和間距不斷減小,金屬互連線(xiàn)的層數(shù)不斷增加,芯片工作的時(shí)鐘頻率也在不斷增加,由相鄰互連線(xiàn)之間的耦合所引起的串?dāng)_噪聲與互連線(xiàn)自身的本征延時(shí)已超過(guò)門(mén)延遲成為決定芯片性能與可靠性的最關(guān)鍵的因素之一。對(duì)于納米級(jí)芯片復(fù)雜的互連布線(xiàn)網(wǎng)絡(luò),寄生電容和電感效應(yīng)日益突出,集成電路的工藝參數(shù)變化對(duì)互連線(xiàn)傳輸電信號(hào)的完整性影響也越來(lái)越大,建立簡(jiǎn)單而有效地串?dāng)_噪聲與延時(shí)模型,不僅能夠?yàn)殡娐吩O(shè)計(jì)相關(guān)

2、人員提供參考,避免發(fā)生不必要的時(shí)序與邏輯錯(cuò)誤,還能夠?yàn)楦咚偌呻娐纷詣?dòng)化軟件開(kāi)發(fā)提供參考。
　　本論文就納米級(jí)工藝下互連線(xiàn)的基本特性,首先研究和分析了互連線(xiàn)技術(shù)的發(fā)展趨勢(shì),對(duì)互連線(xiàn)相關(guān)參數(shù)的提取、互連線(xiàn)的相關(guān)建模以及互連線(xiàn)串?dāng)_噪聲和延時(shí)的問(wèn)題進(jìn)行了分析研究和探討,并對(duì)32nm CMOS工藝下不同的互連線(xiàn)尺寸進(jìn)行了串?dāng)_噪聲與延時(shí)的分析和優(yōu)化,通過(guò)對(duì)比不同尺寸的延遲和串?dāng)_給出了較優(yōu)的互連線(xiàn)尺寸參數(shù)。
　　本論文首先從納米級(jí)集成電

3、路互連線(xiàn)的基本參數(shù)及其工作機(jī)理出發(fā),獲得了納米級(jí)工藝互連電阻、電容和電感的表達(dá)式。考慮過(guò)程銅互連工藝與low-K介質(zhì)的引入對(duì)互連模型的影響以及互連參數(shù)的頻率相關(guān)性。對(duì)于互連串?dāng)_耦合噪聲,分析了串?dāng)_耦合機(jī)理,在Devgan串?dāng)_模型與Martin串?dāng)_模型的基礎(chǔ)上,考慮互連電感,介紹了分布式RLC串?dāng)_噪聲的解析模型,提出了一種新的傳輸線(xiàn)模型并與HSPICE的仿真結(jié)果比較驗(yàn)證模型的精確性。對(duì)于互連延時(shí),介紹了傳統(tǒng)的Elmore延時(shí)模型、等效El