FPGA的靜態(tài)時序分析研究與實現(xiàn).pdf

1、靜態(tài)時序分析(Static Timing Analysis，STA)是一種不需要輸入激勵的時序性能分析技術，在現(xiàn)場可編程門陣列FPGA的CAD軟件系統(tǒng)中它位于設計流程的后端，是整個流程的重要組成部分。其作用是檢查FPGA芯片中設計電路的延時和速度等性能指標，分析電路時序的最壞情況，驗證此時的電路性能是否能滿足用戶的時序要求，這樣就可以確保在任何情況下電路都能正?？煽康毓ぷ?。靜態(tài)時序分析技術在功能上和性能上都有很大的優(yōu)越性，由于它基于電路

2、的拓撲結構，因此在分析時不需要任何激勵信號，運行速度快、驗證充分。目前幾乎所有數(shù)字集成電路在設計完成之后都會進行靜態(tài)時序分析以驗證電路的時序性能。
　　針對FPGA芯片電路的靜態(tài)時序分析與專用集成電路ASIC有所不同，在FPGA芯片中，基本邏輯元件相對較少，而互連資源相對于ASIC則十分復雜，占芯片資源比重也更高。所以相對于ASIC，F(xiàn)PGA芯片中互連延時對整個電路的時序而言更為重要，針對互連延時的軟件建模也就尤為關鍵。此外，對于

3、不同的FPGA芯片，其互連資源屬性也各不相同，導致互連資源的延時信息也完全不同，故除了要設計合適的STA軟件外，還需要針對不同的FPGA芯片建立準確的互連資源時序庫。為解決以上問題，本文做了如下工作:
　　本文深入研究了FPGA的芯片架構及互連資源的結構，根據(jù)具體的電路針對互連線網(wǎng)建立樹型數(shù)據(jù)結構，從而計算出電路中互連線的延時，再利用關鍵路徑法計算出電路的時序信息。
　　本文利用HSpice仿真針對FPGA中的可編程開關資源