基于Zynq的雷達(dá)信號(hào)處理器驗(yàn)證平臺(tái)設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著半導(dǎo)體制造技術(shù)和制造工藝的飛速發(fā)展，集成電路已進(jìn)入基于IP復(fù)用的SoC時(shí)代，設(shè)計(jì)人員將越來(lái)越多的功能集成到SoC中，隨著SoC的復(fù)雜度不斷提升和設(shè)計(jì)規(guī)模不斷增加，驗(yàn)證的難度也隨之凸顯出來(lái)，驗(yàn)證工作占據(jù)了SoC設(shè)計(jì)開(kāi)發(fā)周期的50％～70％，已成為復(fù)雜SoC設(shè)計(jì)開(kāi)發(fā)的瓶頸。由于驗(yàn)證貫穿于芯片開(kāi)發(fā)的整個(gè)流程，因此采用合理、高效的驗(yàn)證方法和驗(yàn)證技術(shù)對(duì)待驗(yàn)證設(shè)計(jì)進(jìn)行充分的驗(yàn)證變得越來(lái)越重要。
　　脈沖多普勒(PD)雷達(dá)信號(hào)處理器作為雷達(dá)

2、系統(tǒng)的核心組成部分，它具有參數(shù)可配置、結(jié)構(gòu)復(fù)雜、處理數(shù)據(jù)量大的特點(diǎn)，PD雷達(dá)信號(hào)處理器包括數(shù)字下變頻(DDC)模塊、脈沖壓縮(PC)模塊和動(dòng)目標(biāo)檢測(cè)(MTD)模塊三個(gè)關(guān)鍵IP核，如何高效的對(duì)其進(jìn)行全面驗(yàn)證成為一個(gè)難題。首先，本文對(duì)當(dāng)前的SoC功能驗(yàn)證方法進(jìn)行了研究，深入研究了軟硬件協(xié)同驗(yàn)證方法及其可執(zhí)行模型的處理器建模方式和IP模塊建模方式。然后，依據(jù)PD雷達(dá)信號(hào)處理器的系統(tǒng)結(jié)構(gòu)和需要驗(yàn)證的功能，結(jié)合Zynq系列開(kāi)發(fā)板ARM+FPGA體

3、系結(jié)構(gòu)的優(yōu)點(diǎn)，確定了本文軟硬件協(xié)同驗(yàn)證平臺(tái)的建模方式：采用實(shí)際處理器芯片方式完成處理器建模，采用FPGA原型完成IP模塊建模。最后，根據(jù)驗(yàn)證平臺(tái)建模方式，提出了基于Zynq的雷達(dá)信號(hào)處理器軟硬件協(xié)同驗(yàn)證平臺(tái)的層次化設(shè)計(jì)方案，并基于Zedboard開(kāi)發(fā)板對(duì)驗(yàn)證平臺(tái)的應(yīng)用層、系統(tǒng)層、驅(qū)動(dòng)層、硬件接口層、DUV層進(jìn)行了實(shí)現(xiàn)，其中，應(yīng)用層、系統(tǒng)層和驅(qū)動(dòng)層基于Zedboard處理器系統(tǒng)部分實(shí)現(xiàn)，硬件接口層、DUV層基于Zedboard可編程邏輯部

4、分實(shí)現(xiàn)。本驗(yàn)證平臺(tái)為雷達(dá)信號(hào)處理器提供了一個(gè)易觀測(cè)、層次化、高效率的驗(yàn)證環(huán)境。
　　本論文使用搭建的軟硬件協(xié)同驗(yàn)證平臺(tái)對(duì) PD雷達(dá)信號(hào)處理器關(guān)鍵 IP核和整體進(jìn)行了功能驗(yàn)證。首先，將DDC模塊添加到驗(yàn)證平臺(tái)中并對(duì)其進(jìn)行驗(yàn)證，DDC模塊響應(yīng)和其參考模型的標(biāo)準(zhǔn)結(jié)果相對(duì)誤差為10-4數(shù)量級(jí)。然后，對(duì)PC模塊和MTD模塊分別進(jìn)行了功能驗(yàn)證，不同點(diǎn)數(shù)配置模式下，PC模塊和MTD模塊響應(yīng)和參考模型的標(biāo)準(zhǔn)結(jié)果相對(duì)誤差均為10-4數(shù)量級(jí)。最后，為