基于FPGA部分動(dòng)態(tài)可重構(gòu)技術(shù)的劃分和調(diào)度算法研究.pdf

1、FPGA提供靈活的現(xiàn)場(chǎng)可編程技術(shù)，在需要改變?cè)O(shè)計(jì)的時(shí)候而不需要重新再?gòu)念^實(shí)現(xiàn)。FPGA動(dòng)態(tài)可重構(gòu)技術(shù)將這種靈活性進(jìn)一步提高，通過在同一塊硬件資源上分時(shí)復(fù)用不同的硬件任務(wù)模塊，而不中斷任務(wù)的運(yùn)行。盡管動(dòng)態(tài)可重構(gòu)技術(shù)可以提高硬件資源的利用率，仍然會(huì)存在一些瓶頸，如由于運(yùn)行時(shí)重新配置導(dǎo)致的重構(gòu)時(shí)延以及由于查找表、互連線、SRAM存儲(chǔ)單元等的泄漏功耗導(dǎo)致的靜態(tài)功耗。
　　動(dòng)態(tài)可重構(gòu)技術(shù)可以將硬件模塊劃分到部分可重構(gòu)區(qū)域，在運(yùn)行時(shí)將硬件模塊

2、換入換出。由于可重構(gòu)區(qū)域不同的劃分策略會(huì)影響著面積資源和重構(gòu)時(shí)延，本文將部分可重構(gòu)區(qū)域劃分問題轉(zhuǎn)換成標(biāo)準(zhǔn)的最大權(quán)重獨(dú)立集問題，用自動(dòng)化優(yōu)化劃分技術(shù)來解決。
　　為了減少動(dòng)態(tài)可重構(gòu)過程中所引起的性能下降，采用預(yù)?。A(yù)重構(gòu)）技術(shù)通過并行重構(gòu)配置和其他任務(wù)執(zhí)行來減少重構(gòu)時(shí)延。然而，預(yù)取技術(shù)會(huì)受到任務(wù)之間的數(shù)據(jù)依賴關(guān)系的約束，這使得設(shè)計(jì)預(yù)取方式變得復(fù)雜起來。因此，本文在考慮任務(wù)之間的數(shù)據(jù)依賴關(guān)系的情況下優(yōu)化重構(gòu)調(diào)度，并用最短關(guān)鍵路徑算法減

3、小重構(gòu)開銷。實(shí)驗(yàn)結(jié)果表明對(duì)比現(xiàn)有調(diào)度預(yù)取策略本文方法可以顯著降低重構(gòu)時(shí)延，與枚舉方法相比，幾乎可以得到最優(yōu)解并具有很高的加速比。
　　FPGA功耗由動(dòng)態(tài)功耗和靜態(tài)功耗組成，現(xiàn)有一些技術(shù)可以降低動(dòng)態(tài)功耗，例如Clock gating技術(shù)采用有選擇的關(guān)閉芯片上時(shí)鐘分布網(wǎng)絡(luò)從而降低始終分布功耗。當(dāng)不需要Clock scaling可以降低時(shí)鐘頻率從而降低運(yùn)行時(shí)的功耗。動(dòng)態(tài)可重構(gòu)技術(shù)可以通過降低靜態(tài)功耗進(jìn)一步降低FPGA功耗?？紤]到缺乏動(dòng)態(tài)