雷達信號處理關(guān)鍵IP核的FPGA實現(xiàn)與驗證.pdf

1、在目前的系統(tǒng)級芯片(SoC)設(shè)計與實現(xiàn)中，驗證工作平均要占到整個設(shè)計工作量的60％～80％，隨著設(shè)計復雜度的提高，驗證復雜性及工作量還會進一步提升。驗證已經(jīng)成為SoC設(shè)計過程中最耗時耗力的一項工作，為了縮短產(chǎn)品上市時間，提高驗證效率，對SoC的驗證提出了更高的要求，基于現(xiàn)場可編程門陣列(FPGA)的原型驗證為SoC驗證提供了一種方法，并憑借其優(yōu)勢成為SoC設(shè)計及實現(xiàn)中常用的驗證手段。
　　本文主要采用軟硬件結(jié)合的方法，針對脈沖多普

2、勒(PD）雷達信號處理器中的數(shù)字下變頻(DDC)和脈沖壓縮(PC)模塊進行驗證，為雷達信號處理器的SoC實現(xiàn)提供指導性意見，主要工作如下:
　　1、根據(jù)項目中的雷達系統(tǒng)指標計算出雷達信號處理各個模塊的主要性能參數(shù)要求，制定出DDC和PC的設(shè)計和驗證方案。
　　2、根據(jù)雷達信號處理靈活性的要求，結(jié)合DDC基本理論和有限狀態(tài)機技術(shù)，設(shè)計出濾波系數(shù)、濾波階數(shù)和抽取倍數(shù)可配置的DDC，其中抽取倍數(shù)1～7可配置，濾波階數(shù)7～31可配置

3、。PC分別由預處理模塊、輸入選擇模塊、快速傅里葉變換(FFT)處理模塊、輸出模塊、匹配濾波模塊和截位模塊構(gòu)成，采用單路徑延遲反饋(SDF)結(jié)構(gòu)的雙輸入輸出FFT處理器實現(xiàn)其中的FFT處理模塊，完成其寄存器傳輸級(RTL)代碼設(shè)計。
　　3、對所設(shè)計DDC和PC的代碼進行修改，并保證代碼修改前后功能一致，在Xilinx公司的Zynq XC7Z020-1 CLG484C上實現(xiàn)其原型。對于DDC，首先，用modelsim驗證了其奇偶模塊

4、功能、配置階數(shù)分別為15和31的FIR模塊功能以及1～7倍抽取功能;其次，以濾波階數(shù)為31、抽取倍數(shù)為8的DDC為例，采用線性調(diào)頻信號作為輸入，給出MATLAB仿真結(jié)果、modelsim仿真結(jié)果和FPGA運行結(jié)果，通過這三者的比對驗證其功能。對于PC，F(xiàn)FT模塊是其關(guān)鍵模塊，整體PC的性能和面積均取決于此，首先，以4096點FFT為例，把MATLAB的計算結(jié)果和FPGA實際運行結(jié)果作比對，分析誤差后得出其功能正確。其次，對PC在MATL