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文檔簡介
1、雷達信號處理器是雷達系統(tǒng)的重要組成部分，雷達系統(tǒng)的發(fā)展越來越依賴雷達信號處理器的性能的提升。數(shù)字技術(shù)和超大規(guī)模集成電路的發(fā)展使得雷達信號處理器的數(shù)據(jù)處理速度和可靠性等性能得到了提高。雷達信號處理器的ASIC實現(xiàn)使其易于實現(xiàn)批量化生產(chǎn)，從而降低成本；同時，時鐘頻率相對于雷達信號處理的FPGA實現(xiàn)得到了提高，因此，有必要對雷達信號處理器的專用芯片實現(xiàn)進行研究以完成雷達信號處理器專用芯片的設(shè)計。
FFT處理器是雷達信號處理器的核心部
2、件，由于在雷達信號處理的ASIC實現(xiàn)中，無法調(diào)用FFT處理器IP核，因此設(shè)計一款FFT處理器IP核也是極其關(guān)鍵的。
本文基于雷達信號處理以及數(shù)字信號處理的理論，研究了雷達信號處理中各個處理步驟的算法，并重點研究了按時間抽選的基-2 FFT算法。根據(jù)各自的算法，完成了雷達信號處理中脈沖壓縮模塊、運動目標檢測模塊以及截位模塊的ASIC前端設(shè)計以及基于基-2算法的8-1024點可變點流水線型FFT處理器的ASIC前端設(shè)計。
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