塊浮點脈沖壓縮及其關(guān)鍵IP核的設(shè)計與實現(xiàn).pdf

1、雷達(dá)在現(xiàn)代軍用、民用的多個領(lǐng)域內(nèi)起著主導(dǎo)作用，其中雷達(dá)信號處理的性能也起著比較關(guān)鍵的作用。隨著雷達(dá)信號處理和超大規(guī)模集成電路的不斷發(fā)展，為了適應(yīng)多種工作環(huán)境和多種工作模式，為了能夠處理更大動態(tài)范圍內(nèi)的數(shù)據(jù)，并提高數(shù)據(jù)處理精度，雷達(dá)數(shù)字信號處理中的數(shù)據(jù)處理不再單純的采用定點數(shù)據(jù)，而逐漸向浮點數(shù)據(jù)處理方向發(fā)展，但是浮點數(shù)據(jù)處理的硬件資源消耗比較大，在這種情況下，為了在一定程度上提高數(shù)據(jù)處理的動態(tài)范圍，塊浮點數(shù)據(jù)成為了平衡動態(tài)范圍和硬件面積的

2、一種折中選擇。雷達(dá)信號處理中的脈沖壓縮技術(shù)解決了雷達(dá)發(fā)射信號功率與雷達(dá)距離分辨率之間的矛盾，因此得到了廣泛的應(yīng)用。本文主要研究脈沖壓縮的硬件實現(xiàn)。
　　本文使用塊浮點數(shù)據(jù)格式，對雷達(dá)信號處理中的脈沖壓縮系統(tǒng)及其關(guān)鍵的快速傅里葉變換和逆變換(FFT/IFFT)的ASIC實現(xiàn)進(jìn)行了設(shè)計和優(yōu)化。首先，介紹了雷達(dá)信號處理中的脈沖壓縮、FFT/IFFT的原理和塊浮點數(shù)據(jù)的硬件實現(xiàn)形式；然后結(jié)合FFT/IFFT的硬件實現(xiàn)原理，設(shè)計了適用于塊浮

3、點數(shù)據(jù)處理的輸入輸出數(shù)據(jù)類型可配置，F(xiàn)FT/IFFT運算的點數(shù)可調(diào)整的FFT/IFFT IP核，并重點研究了減小硬件面積的數(shù)據(jù)存儲規(guī)律和塊浮點數(shù)據(jù)的處理過程，采用了內(nèi)部數(shù)據(jù)倍頻處理的方式，使得系統(tǒng)的利用率提高并減小硬件面積。結(jié)合本設(shè)計的FFT/IFFT IP核，進(jìn)行了輸入輸出數(shù)據(jù)類型可配置，處理數(shù)據(jù)長度可配置的塊浮點脈沖壓縮系統(tǒng)的規(guī)劃，并設(shè)計了一種脈沖壓縮的處理方法，研究了其存儲規(guī)律及其四路匹配相乘規(guī)律，從而減小了脈沖壓縮處理的延時，最

4、終完成了四路可配置的塊浮點脈沖壓縮處理單元的RTL設(shè)計。使用Matlab和Modelsim對設(shè)計的RTL級的四路脈沖壓縮塊浮點處理器進(jìn)行了功能驗證；分析了FFT/IFFT單元的數(shù)據(jù)處理相對誤差在10-6數(shù)量級、信噪比在200dB左右；同時對本設(shè)計的四通路脈沖壓縮系統(tǒng)的處理延時進(jìn)行了分析；使用FPGA對其進(jìn)行驗證；在SMIC0.13μm工藝環(huán)境下，使用Design Compiler?進(jìn)行邏輯綜合，該脈壓處理器的內(nèi)部工作頻率為200MHz，