DRAM BLC（Bit Line Coupling）改善.pdf_第1頁
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文檔簡介

1、本文對 DRAM BLC 的改善進行了探討。本研究采用DOE的方法對其測試條件，相關(guān)工藝，解決方法進行層層深入的分析最終把BLC的良率損失降到小于0.5％的水平。主要內(nèi)容包括： ⑴BLC的測試條件主要為將電容充放電時間12ns縮短到8ns和降低字線電壓以限制通過MOS管的電流。由此可見BLC的良率損失主因為電容的充放電速度過小。 ⑵電流過小即電阻過大，在Deep Trench DRAM 結(jié)構(gòu)中，從電容到位線的阻值包括Po

2、ly1，2,3電阻，Buried strip 電阻，溝道電阻，連接孔電阻。其中溝道電阻受其它條件制約，改變范圍不大。連接孔電阻值很小，無改善空間。減小電阻的方向鎖定在3層Poly電阻和Buried strip 電阻。 ⑶Buried strip 連接窗的高度由Recess 2的深度減去Recess 3的深度決定。實驗結(jié)果表明雖然加大Recess 2的深度或者降低Recess 3的深度會減小Buried strip電阻值。但同時會

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