支持多模浮點乘加器的設計與實現(xiàn).pdf

1、由于近年來科學計算和多媒體技術的廣泛應用，我們對微處理器的浮點運算單元(FPU）的性能要求也越來越高。浮點融合乘加單元是FPU的關鍵部件之一，因此，設計具有高性能的浮點融合乘加單元也是我們的追求目標。
　　浮點融合乘加單元是將浮點的乘法操作和加法操作合并為一步操作。由于省略了中間的舍入步驟，浮點的計算精度得到了很大的提升。本文以傳統(tǒng)的浮點融合乘加單元為基礎，設計實現(xiàn)了一種新型的支持多模的浮點融合乘加單元。在IEEE-754浮點標準

2、下，本設計通過采用SIMD單指令多數(shù)據流技術，可以支持實現(xiàn)一個雙精度浮點融合乘加運算或兩個并行的單精度浮點融合乘加運算。
　　本文所設計的浮點融合乘加單元以常用的定點加法和乘法理論為基礎，在傳統(tǒng)的浮點融合乘加結構上將取反階段移至移位對階之前，提出了本設計的總體架構與數(shù)據算法流程，并以此為基礎詳細說明了指數(shù)處理、移位對階、尾數(shù)乘法和前導零計算等模塊的具體原理與設計思路。本文主要對傳統(tǒng)設計進行了以下兩方面的改進：
　　一、在面積

3、上，設計以傳統(tǒng)的雙精度浮點融合乘加單元的主要模塊為基礎，通過修改添加控制信號使之達到對兩個單精度的支持，如重新設計的移位對階模塊既可以支持雙精度的161-bit的移位也可以同時支持兩個單精度的74-bit的移位，尾數(shù)乘法模塊也通過分割共享部分積矩陣的方式實現(xiàn)一個53×53或兩個24×24的定點無符號數(shù)乘法運算。這種在原有雙精度模塊基礎上通過控制信號置零多余數(shù)據的方式雖然可能會稍微增大運算的延遲，但是卻能大大降低模塊的的面積要求，獲得了硬

4、件資源的共享。
　　二、在時延上，部分積壓縮階段使用了4-2壓縮器。相比傳統(tǒng)的CSA壓縮電路延遲更小壓縮效率更高。前導零計算模塊使用了并行探查糾錯的技術，可以在尾數(shù)加法得到結果之前計算出需要移位的數(shù)量，從了避免了增加關鍵路徑的時延。采用了兩級的規(guī)格化移位方法，第一級根據控制實現(xiàn)固定的移位，第二級根據前導零計算結果實現(xiàn)變量移位。這樣的設計縮短了操作數(shù)的字長，也減少了前導零模塊和規(guī)格化移位的時間延遲。
　　設計采用三級流水的方式