高速SerDes信號和均衡技術研究.pdf

1、SerDes(Serializer and Deserializer, SerDes)串行通信技術可以大幅度提高互連I/O間的數(shù)據(jù)傳輸速率，但極高的串行傳輸速率使系統(tǒng)設計面臨著諸多挑戰(zhàn)。為此，本文以優(yōu)化設計空間并提高鏈路性能為主要目標，對高速串行通信系統(tǒng)的信號和均衡技術進行了深入的研究。
　　目前在背板信道工作于25Gb/s及以上速率的最優(yōu)信號技術是一個相當大的挑戰(zhàn)。為了解決這個迫切的問題，我們分析了多幅度信號技術，如四電平脈沖幅

2、度調(diào)制技術(FourPulse Amplitude Modulation，PAM4)和雙二進制編碼技術(Duo-binary)，和多相位信號技術，如四相位正交相移鍵控技術（Quadrature Phase Shift Keying，QPSK）。通過理論分析，我們表明了PAM4、Duo-binary、QPSK相比傳統(tǒng)的兩電平不歸零碼技術(Not Return to Zero，NRZ)能夠更好地適應傳統(tǒng)優(yōu)化信道，但在信噪比上分別有9.5dB

3、，6dB，3dB的損失。我們在行為級模擬比較了25Gb/s和56Gb/s高速串行數(shù)據(jù)傳輸速率下上述信號技術的系統(tǒng)性能。實驗結果表明，PAM4和QPSK調(diào)制技術在噪聲環(huán)境下強烈依賴于信道特性。
　　均衡作為高速串行通信系統(tǒng)的核心部件，目前均衡設計中面臨的主要問題是均衡系數(shù)的確定和聯(lián)合均衡策略的制定。針對這兩個技術難點，本文對高速串行鏈路的主要均衡技術前向反饋均衡器（Feed Forward Equalizer, FFE）、連續(xù)時間線

4、性均衡器(Continuous TimeLinear Equalizer, CTLE)、判決反饋均衡器(Decision Feedback Equalizer, DFE)的均衡算法進行了深入研究，提出了一種新的以最大化信噪比裕量和最小化功耗為目標的聯(lián)合均衡策略。
　　為了對上述的信號和均衡技術進行更為有效的仿真驗證和性能評估，我們設計了一個以信噪比裕量和建模的澡盆曲線為性能評估指標的高速串行鏈路仿真平臺，并基于此仿真平臺探索了網(wǎng)格