高速串行信號均衡器研究與設計.pdf

1、有線信道與頻率相關高頻損耗極大的限制了通信速率與通信距離的提升。高速串行均衡器廣泛運用于高速串行鏈路中，用于補償信道的高頻損耗，提升接收端的信號質(zhì)量，以減小誤碼率。
　　本文采用SMIC0.18μm CMOS工藝設計了一款均衡速率為10Gb/s的線性均衡器芯片，該芯片由線性均衡器、輸出緩沖器和直流失調(diào)消除電路三部電路組成。為了減小有源CTLE中由低頻段過補償和欠補償引起的輸出信號抖動增加，本文提出了一種新的低頻增益分段可調(diào)的線性均

2、衡器，該均衡器的峰值增益為14.5dB，峰值增益點頻率為8.3GHz。均衡器芯片的輸出緩沖器采用了三級緩沖器級聯(lián)，為了提高輸出緩沖器的帶寬并減小其輸入電容，本文采用了fT倍頻器、有源負反饋和電感并聯(lián)峰化等帶寬擴展技術，輸出緩沖器總的增益為17.5dB，-3dB帶寬為9.7GHz，輸出擺幅為850mVdiffp-p。本文還研究了片上電感設計仿真技術，用于減小均衡器芯片面積。
　　最后本文完成了整個芯片的版圖設計并采用SMIC0.18