基于FPGA的片上網(wǎng)絡(luò)模擬及分布式時(shí)序建模.pdf

1、隨著微處理器設(shè)計(jì)進(jìn)入多核時(shí)代，單個(gè)芯片上可集成的處理器核數(shù)越來(lái)越多，這些核間的通信成為影響整個(gè)多核、眾核系統(tǒng)性能日益重要的因素。傳統(tǒng)的基于總線(xiàn)互連方式因帶寬和可擴(kuò)展性問(wèn)題很難滿(mǎn)足多核時(shí)代的通信要求，片上網(wǎng)絡(luò)(Network-on-Chip, NoC)因此被體系結(jié)構(gòu)研究者提出而作為多核系統(tǒng)中互連通信的基礎(chǔ)架構(gòu)。它將片上通信和處理核心分離，并行和分時(shí)復(fù)用節(jié)點(diǎn)互連之上的通信流，因此能較好地解決帶寬和可擴(kuò)展性問(wèn)題，成為目前體系結(jié)構(gòu)研究的熱點(diǎn)。然

2、而，在對(duì)片上網(wǎng)絡(luò)的建模中，傳統(tǒng)的軟件模擬性能低下，較新的硬件解決方案又存在可擴(kuò)展性差的問(wèn)題，始終沒(méi)有一款令人滿(mǎn)意的模擬器。本文的研究將針對(duì)之前模擬器設(shè)計(jì)中遇到的問(wèn)題，從基于FPGA的NoC建模方法入手，旨在設(shè)計(jì)一款快速、可擴(kuò)展、精確到時(shí)鐘的NoC模擬器。
　　本文的研究?jī)?nèi)容和主要成果包括以下幾個(gè)方面:
　　(1)綜合分析了已經(jīng)存在的基于FPGA的NoC時(shí)序建模方法，借鑒它們?cè)O(shè)計(jì)的優(yōu)點(diǎn)，并針對(duì)不足之處提出一種硬件友好的分布式時(shí)

3、序控制機(jī)制。該機(jī)制在模擬中采用隱式同步方法，以節(jié)點(diǎn)內(nèi)計(jì)數(shù)器和節(jié)點(diǎn)間緩沖隊(duì)列取代集中式控制器，將時(shí)序同步和計(jì)數(shù)任務(wù)交給每個(gè)節(jié)點(diǎn)自行處理。它一方面能解決擴(kuò)展性問(wèn)題，另一方面更充分地利用了FPGA周期從而提高了模擬速度。
　　(2)基于分布式時(shí)序控制機(jī)制，在FPGA平臺(tái)上設(shè)計(jì)并實(shí)現(xiàn)了一種快速、可擴(kuò)展、精確到時(shí)鐘的NoC硬件模擬系統(tǒng)。該系統(tǒng)在設(shè)計(jì)時(shí)注重參數(shù)化和虛擬化思想，方便用戶(hù)模擬多種目標(biāo)NoC并在設(shè)計(jì)間做合理折衷。
　　(3)選

4、擇權(quán)威NoC模擬器作為對(duì)照，對(duì)基于分布式時(shí)序控制實(shí)現(xiàn)的NoC模擬系統(tǒng)進(jìn)行正確性、可擴(kuò)展性、性能等方面的量化評(píng)估。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠達(dá)到與業(yè)界權(quán)威軟件模擬器同級(jí)別的模擬精度，200倍的性能提升。相比最近的硬件解決方案，解決了擴(kuò)展性問(wèn)題，同時(shí)取得最高21％的模擬加速。
　　本文針對(duì)FPGA而提出的NoC分布式時(shí)序控制機(jī)制，是由對(duì)同步系統(tǒng)模擬而得到的啟發(fā)，因此具有一般通用性，可以為未來(lái)體系結(jié)構(gòu)研究中基于FPGA的同步系統(tǒng)建模提供參