基于非二進(jìn)制量化算法的逐次逼近模數(shù)轉(zhuǎn)換器的設(shè)計(jì).pdf

1、作為連接外部世界模擬信號(hào)和系統(tǒng)內(nèi)部數(shù)字信號(hào)的橋梁，模擬數(shù)字轉(zhuǎn)換器（ADC）廣泛應(yīng)用于數(shù)字多媒體、通信、生物醫(yī)療以及傳感控制等領(lǐng)域，其速度、精度以及功耗等性能指標(biāo)直接影響著整機(jī)系統(tǒng)的處理能力。隨著工藝尺寸的不斷縮小以及電源電壓的不斷降低，模擬電路設(shè)計(jì)面臨巨大挑戰(zhàn)。但逐次逼近模數(shù)轉(zhuǎn)換器（SAR ADC）僅含一個(gè)模擬模塊，其整體結(jié)構(gòu)簡單且功耗面積小，因此在小尺寸工藝下易于實(shí)現(xiàn)，較其他ADC結(jié)構(gòu)優(yōu)勢凸顯。
　　然而，由于其串行的工作模式，

2、SAR ADC的速度較低，造成其應(yīng)用受限。另一方面，隨著ADC分辨率增大，對DAC電容的匹配精度要求提高，導(dǎo)致電容值急劇增大。這使得SAR ADC在高精度應(yīng)用中受到功耗和速度的雙重限制。針對這些問題，本文進(jìn)行了深入的研究和討論，包括非二進(jìn)制編碼原理、適用于非二進(jìn)制量化的DAC結(jié)構(gòu)、非二進(jìn)制DAC的速度優(yōu)化設(shè)計(jì)方案、電容失配的校正技術(shù)、異步時(shí)序電路的設(shè)計(jì)以及自校正帶隙基準(zhǔn)電路的設(shè)計(jì)等，主要的研究工作和創(chuàng)新如下：
　　1.采用非二進(jìn)制

3、量化算法的SAR ADC系統(tǒng)架構(gòu)研究：本文首先對傳統(tǒng)的二進(jìn)制SAR ADC的轉(zhuǎn)換速度進(jìn)行了理論分析。由于量化每一位時(shí)DAC的建立精度都需要達(dá)到0.5 LSB，導(dǎo)致DAC所需的建立時(shí)間較長，限制了ADC整體的采樣速率。為此，本文對非二進(jìn)制量化算法進(jìn)行了研究。通過將數(shù)字編碼的基數(shù)設(shè)為小于2的分?jǐn)?shù)，可以在量化過程中引入冗余量，使得同一個(gè)輸入信號(hào)可以被兩個(gè)不同的非二進(jìn)制編碼量化，從而放寬對DAC建立精度的要求。然后，針對分?jǐn)?shù)權(quán)重量化算法在實(shí)際設(shè)

4、計(jì)中存在匹配差、編碼轉(zhuǎn)換時(shí)存在截?cái)嗾`差、無法利用分段電容陣列等問題，提出了基于整數(shù)權(quán)重的量化算法。在此基礎(chǔ)上，又提出了兩種適用于非二進(jìn)制量化的DAC結(jié)構(gòu)，即基于共模電壓復(fù)位的DAC和電容分裂式DAC。通過將DAC產(chǎn)生的參考電壓置于冗余范圍的中間，將DAC的建立精度從0.5 LSB擴(kuò)大到冗余量的一半。最后，提出了一種對DAC電容進(jìn)行優(yōu)化設(shè)計(jì)的方案，以最大限度地利用冗余量的優(yōu)勢來提高整體的轉(zhuǎn)換速度。
　　2. SAR ADC電容失配的

5、校正技術(shù)研究：為了利用小電容實(shí)現(xiàn)高精度的SAR ADC，需要對電容失配進(jìn)行校正。本文提出了三種不同的校正技術(shù)，包括模擬域前臺(tái)校正、模擬域后臺(tái)校正以及數(shù)字域后臺(tái)校正。其中兩種模擬域校正適用于二進(jìn)制SAR ADC，其基本思想均是將待校正電容與其所有的低位電容之和進(jìn)行比較，然后對二者之差進(jìn)行補(bǔ)償。針對非二進(jìn)制SAR ADC，本文提出了一種基于電容互換的數(shù)字域后臺(tái)校正。DAC中的終端電容被視為參考電容，每個(gè)輸入信號(hào)被量化兩次，在第二次量化時(shí)待校

6、正的單位電容與參考電容交換位置。根據(jù)兩次量化結(jié)果之差，利用LMS算法對待校正的單位電容的數(shù)字權(quán)重進(jìn)行更新。為了減少所需校正的電容的個(gè)數(shù)，本文還提出了帶雙參考電容的校正算法。
　　3.自校正帶隙基準(zhǔn)的設(shè)計(jì)與實(shí)現(xiàn)：帶隙基準(zhǔn)為ADC提供了一個(gè)不隨溫度和電源電壓變化的參考電壓，但傳統(tǒng)帶隙基準(zhǔn)的初始精度不高。為此，本文提出了一種自校正的帶隙基準(zhǔn)電路。電路上電后，通過交換需要匹配的器件的相對位置，可以得到兩個(gè)大小不同的初始基準(zhǔn)電壓。然后通過自

7、動(dòng)修調(diào)，使電路最終輸出的基準(zhǔn)電壓等于兩個(gè)初始基準(zhǔn)電壓的平均值。該設(shè)計(jì)達(dá)到了和斬波技術(shù)相同的效果，但避免了時(shí)鐘信號(hào)的持續(xù)作用，消除了電壓的抖動(dòng)，同時(shí)也避免了傳統(tǒng)修調(diào)技術(shù)中需要對各顆芯片單獨(dú)進(jìn)行人工修調(diào)的弊端，提高了系統(tǒng)的智能化程度。該電路在65 nm CMOS工藝上進(jìn)行了流片驗(yàn)證。測試結(jié)果顯示，電路工作正常，校正后基準(zhǔn)電壓的3σ誤差率從±12.6％減小到±1.0%，溫度系數(shù)為23.6 ppm/℃，PSRR達(dá)到62.8 dB。
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8、.基于非二進(jìn)制量化算法的SAR ADC的設(shè)計(jì)與實(shí)現(xiàn)：本文設(shè)計(jì)了一個(gè)12位5 MSPS的非二進(jìn)制SAR ADC。為了進(jìn)一步提高速度，本文采用了帶Self-Timed控制模式的異步時(shí)序，并采用了一種自適應(yīng)延遲電路，使得異步時(shí)序中各位的量化時(shí)間可以根據(jù)實(shí)際的采樣率進(jìn)行調(diào)整。DAC選用了基于共模電壓復(fù)位的結(jié)構(gòu)，基于整數(shù)權(quán)重來進(jìn)行設(shè)計(jì)，并采用了分段電容陣列來降低總電容和面積。用自舉開關(guān)對輸入信號(hào)進(jìn)行采樣以提高采樣線性度。比較器采用了兩級預(yù)放大加鎖